JPH0426539B2 - - Google Patents
Info
- Publication number
- JPH0426539B2 JPH0426539B2 JP59280138A JP28013884A JPH0426539B2 JP H0426539 B2 JPH0426539 B2 JP H0426539B2 JP 59280138 A JP59280138 A JP 59280138A JP 28013884 A JP28013884 A JP 28013884A JP H0426539 B2 JPH0426539 B2 JP H0426539B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- silicon nitride
- film
- dry etching
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁膜のエツチング方法に係わり、
特に選択酸化工程でマスクとして使用された窒化
シリコン膜を、ドライエツチングで除去する際の
反応ガスの種類に関するものであり、この反応ガ
スの適用はドライエツチングとしてプラズマイオ
ンエツチングや反応性イオンエツチング等に利用
される。
特に選択酸化工程でマスクとして使用された窒化
シリコン膜を、ドライエツチングで除去する際の
反応ガスの種類に関するものであり、この反応ガ
スの適用はドライエツチングとしてプラズマイオ
ンエツチングや反応性イオンエツチング等に利用
される。
通常、半導体基板例えばシリコン基板等に、選
択酸化を行う場合には、マスクとして窒化シリコ
ン（Si3N4）膜を使用しており、酸化膜が形成さ
れた後、このマスクである窒化シリコン膜を、フ
レオン（CF4）ガスと酸素によつてドライエツチ
ング法によりエツチングを行つている。
択酸化を行う場合には、マスクとして窒化シリコ
ン（Si3N4）膜を使用しており、酸化膜が形成さ
れた後、このマスクである窒化シリコン膜を、フ
レオン（CF4）ガスと酸素によつてドライエツチ
ング法によりエツチングを行つている。
然しながら、窒化シリコン膜と、下地である酸
化シリコン膜とのエツチングに対する選択度は２
乃至３程度とあまり差がないために、エツチング
を行う際に厳密な制御をしないと、下地の酸化シ
リコン膜もエツチングがなされてしまい、所謂オ
ーバエツチングの恐れがある。
化シリコン膜とのエツチングに対する選択度は２
乃至３程度とあまり差がないために、エツチング
を行う際に厳密な制御をしないと、下地の酸化シ
リコン膜もエツチングがなされてしまい、所謂オ
ーバエツチングの恐れがある。
第１図ａ〜第１図ｃは、従来のドライエツチン
グの方法を説明するための断面図である。
グの方法を説明するための断面図である。
第１図ａで、半導体基板１があり、その表面に
二酸化シリコン膜２が厚みが200Å程度に被膜さ
れており、その表面に窒化シリコン膜３が厚みが
1000Å程度に形成されていて、更にその表面に窒
化シリコン膜をパターニングするためのレジスト
膜４が厚みが1μｍ程度に形成されている。
二酸化シリコン膜２が厚みが200Å程度に被膜さ
れており、その表面に窒化シリコン膜３が厚みが
1000Å程度に形成されていて、更にその表面に窒
化シリコン膜をパターニングするためのレジスト
膜４が厚みが1μｍ程度に形成されている。
第１図ｂは、レジスト膜４をマスクとして窒化
シリコン膜３をドライエツチングしたものである
が、従来は、反応管内で四弗化炭素（CF4）の流
量を400c.c.／分、酸素の流量を20c.c.分の割合で混
合した反応ガスを用い、圧力が0.4Torr程度で、
電力を約250ワツトにしてエツチングを行つてい
た。
シリコン膜３をドライエツチングしたものである
が、従来は、反応管内で四弗化炭素（CF4）の流
量を400c.c.／分、酸素の流量を20c.c.分の割合で混
合した反応ガスを用い、圧力が0.4Torr程度で、
電力を約250ワツトにしてエツチングを行つてい
た。
このエツチングの工程で、窒化シリコンと二酸
化シリコンとのエツチングの選択比が２程度であ
るのでエツチング時間の制御が極めて困難であ
る。
化シリコンとのエツチングの選択比が２程度であ
るのでエツチング時間の制御が極めて困難であ
る。
第１図ｃは、次工程の酸化によつて酸化物５を
生成したものであり、窒化シリコン膜３は除去さ
れて次の製造工程に移行される。
生成したものであり、窒化シリコン膜３は除去さ
れて次の製造工程に移行される。
この製造工程において、窒化シリコン膜のイオ
ンエツチングが最もクリテカルな作業であり、こ
れの改善が要望されている。
ンエツチングが最もクリテカルな作業であり、こ
れの改善が要望されている。
上記の窒化シリコンのエツチングについては、
窒化シリコンと下地になる二酸化シリコンとのエ
ツチング選択比が２程度と小であることが問題点
であり、そのために厳重な制御が必要であること
と、オーバエツチングになる危険があるという不
具合がある。
窒化シリコンと下地になる二酸化シリコンとのエ
ツチング選択比が２程度と小であることが問題点
であり、そのために厳重な制御が必要であること
と、オーバエツチングになる危険があるという不
具合がある。
本発明は上記問題点を解消したエツチング方法
を提供するもので、その手段は、酸化シリコン膜
表面に形成された窒化シリコン膜を六弗化硫黄と
二弗化メタンとの混合した反応ガスでドライエツ
チングをすることによつて達成できる。
を提供するもので、その手段は、酸化シリコン膜
表面に形成された窒化シリコン膜を六弗化硫黄と
二弗化メタンとの混合した反応ガスでドライエツ
チングをすることによつて達成できる。
本発明は、窒化シリコンのエツチングをする際
に、窒化シリコンと二酸化シリコンとのエツチン
グの選択比を最小でも４程度にするために、ドラ
イエツチングに使用される反応ガスの種類を検討
した結果、六弗化硫黄と二弗化メタンとの混合し
た反応ガスを所定の混合比で且つエツチング条件
を最適にすることにより、選択比を４乃至５にす
るドライエツチング方法を確立することが可能に
なつた。
に、窒化シリコンと二酸化シリコンとのエツチン
グの選択比を最小でも４程度にするために、ドラ
イエツチングに使用される反応ガスの種類を検討
した結果、六弗化硫黄と二弗化メタンとの混合し
た反応ガスを所定の混合比で且つエツチング条件
を最適にすることにより、選択比を４乃至５にす
るドライエツチング方法を確立することが可能に
なつた。
本発明は、窒化シリコンのドライエツチング方
法における、最も適当な反応ガスの種類を選択す
ることであるが、本発明になる六弗化硫黄と二弗
化メタンの混合ガスを反応ガスに使用することが
最適であることが判明した。
法における、最も適当な反応ガスの種類を選択す
ることであるが、本発明になる六弗化硫黄と二弗
化メタンの混合ガスを反応ガスに使用することが
最適であることが判明した。
即ち、エツチングに際し、六弗化硫黄は窒化シ
リコンをエツチングするが、一方二弗化メタンは
二酸化シリコンが露出すると、二弗化メタンが分
解して生ずるカーボン成分が、二酸化シリコン表
面に付着して被膜を生成し、六弗化硫黄が二酸化
シリコンをエツチングするのを阻止するように作
用するためである。
リコンをエツチングするが、一方二弗化メタンは
二酸化シリコンが露出すると、二弗化メタンが分
解して生ずるカーボン成分が、二酸化シリコン表
面に付着して被膜を生成し、六弗化硫黄が二酸化
シリコンをエツチングするのを阻止するように作
用するためである。
この一実施例で説明する本発明のエツチング方
法は、第２図に説明される公知のエツチング装置
にて行うことが可能である。第２図は、本発明の
ドライエツチング方法に用いる公知のドライエツ
チング装置の説明図であり、第２図中、被処理物
となる半導体基板１は、Al（アルミニウム）基台
６０表面にAl2O3（アルミナ）コーテイング層６
１が被着形成されてなる基台表面に置かれ、この
被処理物を内に擁するように石英チヤンバー７が
設けられている。石英チヤンバー７と前記した
Al2O3（アルミナ）コーテイング層６１とはＯリ
ングシールを介して接続されるため、この石英チ
ヤンバー７内の気密が十分に保持されるものであ
る。またこの石英チヤンバー７中の半導体基板１
と対向する表面に電極８が設けられる。この電極
８には13.56MHzのRF電源９が接続される。ま
た、この電極８は同時にガスを石英チヤンバー７
内に導入する役割も担うように、中空とされ、か
つ前記した半導体基板１方向に向けてガスが降り
注ぐように、シヤワー状に細孔が設けられる。排
気は、前記したAl（アルミニウム）基台に設けら
れる開口を通して行われる。またこのAl（アルミ
ニウム）基台は電気的に接地されてもいる。
法は、第２図に説明される公知のエツチング装置
にて行うことが可能である。第２図は、本発明の
ドライエツチング方法に用いる公知のドライエツ
チング装置の説明図であり、第２図中、被処理物
となる半導体基板１は、Al（アルミニウム）基台
６０表面にAl2O3（アルミナ）コーテイング層６
１が被着形成されてなる基台表面に置かれ、この
被処理物を内に擁するように石英チヤンバー７が
設けられている。石英チヤンバー７と前記した
Al2O3（アルミナ）コーテイング層６１とはＯリ
ングシールを介して接続されるため、この石英チ
ヤンバー７内の気密が十分に保持されるものであ
る。またこの石英チヤンバー７中の半導体基板１
と対向する表面に電極８が設けられる。この電極
８には13.56MHzのRF電源９が接続される。ま
た、この電極８は同時にガスを石英チヤンバー７
内に導入する役割も担うように、中空とされ、か
つ前記した半導体基板１方向に向けてガスが降り
注ぐように、シヤワー状に細孔が設けられる。排
気は、前記したAl（アルミニウム）基台に設けら
れる開口を通して行われる。またこのAl（アルミ
ニウム）基台は電気的に接地されてもいる。
製造工程は、従来例で説明した第１図と全く同
様であるが、反応管内での六弗化硫黄（SF6）を
50c.c.／分、二弗化メタンを10c.c.／の役割で混合し
た反応ガスを用い、圧力が0.25Torr程度にして、
印加電力を約125ワツトにしてエツチングを行な
う。
様であるが、反応管内での六弗化硫黄（SF6）を
50c.c.／分、二弗化メタンを10c.c.／の役割で混合し
た反応ガスを用い、圧力が0.25Torr程度にして、
印加電力を約125ワツトにしてエツチングを行な
う。
このように六弗化硫黄と二弗化メタンとの混合
した反応ガスでドライエツチングを行うと、窒化
シリコン膜のエツチングレートが、2000Å／分〜
3000Å／分であり、また二酸化シリコンとの選択
比は４〜５に向上するために、オーバーエツチン
グの心配がない。そればかりか、六弗化硫黄単独
や二弗化メタン単独エツチングを行つた時に生じ
るレジストの後退もない。以上のように本発明に
よれば、良好かつ容易に窒化シリコン膜のドライ
エツチングを行うことが可能になる。
した反応ガスでドライエツチングを行うと、窒化
シリコン膜のエツチングレートが、2000Å／分〜
3000Å／分であり、また二酸化シリコンとの選択
比は４〜５に向上するために、オーバーエツチン
グの心配がない。そればかりか、六弗化硫黄単独
や二弗化メタン単独エツチングを行つた時に生じ
るレジストの後退もない。以上のように本発明に
よれば、良好かつ容易に窒化シリコン膜のドライ
エツチングを行うことが可能になる。
以上詳細に説明したように本発明のドライエツ
チングにおける反応ガスの選択性の向上は窒化シ
リコン膜を容易に除去することができ、良質の半
導体素子の製造に供し得るという効果大なるもの
がある。
チングにおける反応ガスの選択性の向上は窒化シ
リコン膜を容易に除去することができ、良質の半
導体素子の製造に供し得るという効果大なるもの
がある。
第１図はドライエツチングを説明するための半
導体素子の断面図、第２図は、本発明のドライエ
ツチング方法に用いる公知のドライエツチング装
置の説明図、 図において、１は半導体基板、２は二酸化シリ
コン膜、３は窒化シリコン膜、４はレジスト膜、
５は酸化シリコン、６０はAl基台、６１はAl2O3
（アルミナ）コーテイング層、７は石英チヤンバ
ー、８は電極、９はRF電源、１０はガス導入口、
をそれぞれ示す。
導体素子の断面図、第２図は、本発明のドライエ
ツチング方法に用いる公知のドライエツチング装
置の説明図、 図において、１は半導体基板、２は二酸化シリ
コン膜、３は窒化シリコン膜、４はレジスト膜、
５は酸化シリコン、６０はAl基台、６１はAl2O3
（アルミナ）コーテイング層、７は石英チヤンバ
ー、８は電極、９はRF電源、１０はガス導入口、
をそれぞれ示す。
Claims (1)
- １ 酸化シリコン膜表面に形成された窒化シリコ
ン膜を六弗化硫黄と二弗化メタンとの混合した反
応ガスでドライエツチングをすることを特徴とす
る窒化シリコン膜のエツチング方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280138A JPS61158143A (ja) | 1984-12-29 | 1984-12-29 | 窒化シリコン膜のエッチング方法 |
| EP85402634A EP0187601B1 (en) | 1984-12-29 | 1985-12-26 | Process for dry etching a silicon nitride layer |
| DE8585402634T DE3582146D1 (de) | 1984-12-29 | 1985-12-26 | Trockenes aetzverfahren fuer eine siliziumnitridschicht. |
| KR1019850010029A KR900006020B1 (ko) | 1984-12-29 | 1985-12-28 | 질화실리콘 막의 건식식각 방법 |
| US07/681,473 US5180466A (en) | 1984-12-29 | 1991-04-04 | Process for dry etching a silicon nitride layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280138A JPS61158143A (ja) | 1984-12-29 | 1984-12-29 | 窒化シリコン膜のエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61158143A JPS61158143A (ja) | 1986-07-17 |
| JPH0426539B2 true JPH0426539B2 (ja) | 1992-05-07 |
Family
ID=17620865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280138A Granted JPS61158143A (ja) | 1984-12-29 | 1984-12-29 | 窒化シリコン膜のエッチング方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0187601B1 (ja) |
| JP (1) | JPS61158143A (ja) |
| KR (1) | KR900006020B1 (ja) |
| DE (1) | DE3582146D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720962B2 (ja) * | 1985-10-29 | 1998-03-04 | ソニー株式会社 | エツチングガス及びこれを用いたエツチング方法 |
| DE10135872A1 (de) * | 2001-07-24 | 2003-02-27 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Linse |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8204437A (nl) * | 1982-11-16 | 1984-06-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met behulp van plasma-etsen. |
| DE3420347A1 (de) * | 1983-06-01 | 1984-12-06 | Hitachi, Ltd., Tokio/Tokyo | Gas und verfahren zum selektiven aetzen von siliciumnitrid |
| JPH0612765B2 (ja) * | 1983-06-01 | 1994-02-16 | 株式会社日立製作所 | エ ッ チ ン グ 方 法 |
-
1984
- 1984-12-29 JP JP59280138A patent/JPS61158143A/ja active Granted
-
1985
- 1985-12-26 DE DE8585402634T patent/DE3582146D1/de not_active Expired - Lifetime
- 1985-12-26 EP EP85402634A patent/EP0187601B1/en not_active Expired - Lifetime
- 1985-12-28 KR KR1019850010029A patent/KR900006020B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0187601B1 (en) | 1991-03-13 |
| DE3582146D1 (de) | 1991-04-18 |
| EP0187601A2 (en) | 1986-07-16 |
| JPS61158143A (ja) | 1986-07-17 |
| KR860005431A (ko) | 1986-07-23 |
| KR900006020B1 (ko) | 1990-08-20 |
| EP0187601A3 (en) | 1988-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4568410A (en) | Selective plasma etching of silicon nitride in the presence of silicon oxide | |
| EP0482519B1 (en) | Method of etching oxide materials | |
| US4264409A (en) | Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide | |
| US4615764A (en) | SF6/nitriding gas/oxidizer plasma etch system | |
| US5851926A (en) | Method for etching transistor gates using a hardmask | |
| KR19980018805A (ko) | 실리콘 기판의 건식 에칭 방법 (Method for dry-etching of silicon substrate) | |
| JPH0545057B2 (ja) | ||
| KR100425856B1 (ko) | 피식각막식각방법 | |
| US5338395A (en) | Method for enhancing etch uniformity useful in etching submicron nitride features | |
| JPH10308447A (ja) | 半導体装置の製造方法 | |
| JPS61158143A (ja) | 窒化シリコン膜のエッチング方法 | |
| JPS63239948A (ja) | ドライエツチング装置 | |
| JP2979737B2 (ja) | ドライエッチング方法 | |
| US4465553A (en) | Method for dry etching of a substrate surface | |
| JPS63148637A (ja) | ドライエツチング方法 | |
| JPH0691041B2 (ja) | 反応性スパッタエッチング方法 | |
| KR100236078B1 (ko) | 반도체소자 식각방법 | |
| JPH02162730A (ja) | 半導体装置の製造方法 | |
| JPH02271614A (ja) | 半導体装置の製造方法 | |
| JPS61247033A (ja) | テ−パエツチング方法 | |
| JP2598524B2 (ja) | ドライエッチング方法 | |
| JPH08148468A (ja) | エッチング方法 | |
| JPH02275626A (ja) | ドライエッチング方法 | |
| JP3112495B2 (ja) | シリコンのエッチング方法 | |
| KR100332647B1 (ko) | 반도체소자의콘택홀형성방법 |