JPH04271517A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04271517A JPH04271517A JP3032594A JP3259491A JPH04271517A JP H04271517 A JPH04271517 A JP H04271517A JP 3032594 A JP3032594 A JP 3032594A JP 3259491 A JP3259491 A JP 3259491A JP H04271517 A JPH04271517 A JP H04271517A
- Authority
- JP
- Japan
- Prior art keywords
- channel mosfet
- integrated circuit
- output
- semiconductor integrated
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するものである。
するものである。
【０００２】
【従来の技術】図２及び図３は例えば昭和６３年４月に
発行された「’８８三菱半導体データブック８ビットマ
イクロコンピュータ編」の２− ５１７頁に示されてい
る従来の半導体集積回路装置要部の等価回路である。図
２において、ラッチ回路８のデータは、インバータ１０
を介してＰチャネルＭＯＳＦＥＴ６のゲートに与えられ
、インバータ９を介してＮチャネルＭＯＳＦＥＴ５のゲ
ートに与えられる。高電位電源１は、ＰチャネルＭＯＳ
ＦＥＴ６と接続され、低電位電源２は、ＮチャネルＭＯ
ＳＦＥＴ５と接続され、そしてＰチャネルＭＯＳＦＥＴ
６とＮチャネルＭＯＳＦＥＴ５とが直列接続される。Ｐ
チャネルＭＯＳＦＥＴ６とＮチャネルＭＯＳＦＥＴ５と
の共通接続部は出力端子３と接続される。そして、前記
ラッチ回路８と、インバータ９，１０とにより信号特定
回路４が構成される。
発行された「’８８三菱半導体データブック８ビットマ
イクロコンピュータ編」の２− ５１７頁に示されてい
る従来の半導体集積回路装置要部の等価回路である。図
２において、ラッチ回路８のデータは、インバータ１０
を介してＰチャネルＭＯＳＦＥＴ６のゲートに与えられ
、インバータ９を介してＮチャネルＭＯＳＦＥＴ５のゲ
ートに与えられる。高電位電源１は、ＰチャネルＭＯＳ
ＦＥＴ６と接続され、低電位電源２は、ＮチャネルＭＯ
ＳＦＥＴ５と接続され、そしてＰチャネルＭＯＳＦＥＴ
６とＮチャネルＭＯＳＦＥＴ５とが直列接続される。Ｐ
チャネルＭＯＳＦＥＴ６とＮチャネルＭＯＳＦＥＴ５と
の共通接続部は出力端子３と接続される。そして、前記
ラッチ回路８と、インバータ９，１０とにより信号特定
回路４が構成される。
【０００３】次にこの半導体集積回路の動作を説明する
。ラッチ回路８のデータがＬレベルの場合、インバータ
９及び１０の出力はＨレベルになる。それによりＮチャ
ネルＭＯＳＦＥＴ５がオンし、ＰチャネルＭＯＳＦＥＴ
６がオフして、出力端子３にＬレベルのデータを出力す
る。また、ラッチ回路８のデータかＨレベルの場合、イ
ンバータ９及び１０の出力がＬレベルになり、Ｐチャネ
ルＭＯＳＦＥＴ６がオンし、ＮチャネルＭＯＳＦＥＴ５
がオフして、出力端子３にＨレベルのデータを出力する
。つまり、図２に示す半導体集積回路装置は出力端子３
にＣＭＯＳ出力が得られる。
。ラッチ回路８のデータがＬレベルの場合、インバータ
９及び１０の出力はＨレベルになる。それによりＮチャ
ネルＭＯＳＦＥＴ５がオンし、ＰチャネルＭＯＳＦＥＴ
６がオフして、出力端子３にＬレベルのデータを出力す
る。また、ラッチ回路８のデータかＨレベルの場合、イ
ンバータ９及び１０の出力がＬレベルになり、Ｐチャネ
ルＭＯＳＦＥＴ６がオンし、ＮチャネルＭＯＳＦＥＴ５
がオフして、出力端子３にＨレベルのデータを出力する
。つまり、図２に示す半導体集積回路装置は出力端子３
にＣＭＯＳ出力が得られる。
【０００４】図３において、ラッチ回路８のデータはイ
ンバータ９を介してＮチャネルＭＯＳＦＥＴ５のゲート
に与えられる。ＮチャネルＭＯＳＦＥＴ５は、出力端子
３と低電位電源２との間に介装される。そしてラッチ回
路８とインバータ９とにより信号特定回路４が構成され
る。
ンバータ９を介してＮチャネルＭＯＳＦＥＴ５のゲート
に与えられる。ＮチャネルＭＯＳＦＥＴ５は、出力端子
３と低電位電源２との間に介装される。そしてラッチ回
路８とインバータ９とにより信号特定回路４が構成され
る。
【０００５】次にこの半導体集積回路の動作を説明する
。ラッチ回路８のデータがＬレベルの場合、インバータ
９の出力はＨレベルになり、ＮチャネルＭＯＳＦＥＴ５
がオンし、出力端子３にＬレベルのデータを出力する。 また、ラッチ回路８のデータがＨレベルの場合、インバ
ータ９の出力はＬレベルになり、ＮチャネルＭＯＳＦＥ
Ｔ５がオフして、出力端子３はフローティング状態にな
る。つまり図３に示す半導体集積回路装置は出力端子３
にオープンドレイン出力が得られる。
。ラッチ回路８のデータがＬレベルの場合、インバータ
９の出力はＨレベルになり、ＮチャネルＭＯＳＦＥＴ５
がオンし、出力端子３にＬレベルのデータを出力する。 また、ラッチ回路８のデータがＨレベルの場合、インバ
ータ９の出力はＬレベルになり、ＮチャネルＭＯＳＦＥ
Ｔ５がオフして、出力端子３はフローティング状態にな
る。つまり図３に示す半導体集積回路装置は出力端子３
にオープンドレイン出力が得られる。
【０００６】
【発明が解決しようとする課題】ところで、従来の半導
体集積回路装置は、ユーザが指定する各出力端子の出力
形式に応じて集積回路のパターンを設計して製造される
。そのため、設計した集積回路のパターンに汎用性がな
い。したがって、集積回路のパターンはユーザごとに設
計する必要があり、コストアップが余儀なくされ、また
納期を短縮できないという問題がある。
体集積回路装置は、ユーザが指定する各出力端子の出力
形式に応じて集積回路のパターンを設計して製造される
。そのため、設計した集積回路のパターンに汎用性がな
い。したがって、集積回路のパターンはユーザごとに設
計する必要があり、コストアップが余儀なくされ、また
納期を短縮できないという問題がある。
【０００７】本発明は斯かる問題に鑑み集積回路のパタ
ーンを変更せずに、出力形式を選択できる半導体集積回
路装置を提供することを目的とする。
ーンを変更せずに、出力形式を選択できる半導体集積回
路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、異なる電位間に接続されるＰチャネルトラ
ンジスタ及びＮチャネルトランジスタの直列回路の共通
接続部を所定端子と接続するとともに、共通接続部及び
所定端子の接続点と、Ｐチャネルトランジスタとを接続
している回路途中にスイッチ回路を備えて構成する。
回路装置は、異なる電位間に接続されるＰチャネルトラ
ンジスタ及びＮチャネルトランジスタの直列回路の共通
接続部を所定端子と接続するとともに、共通接続部及び
所定端子の接続点と、Ｐチャネルトランジスタとを接続
している回路途中にスイッチ回路を備えて構成する。
【０００９】
【作用】スイッチ回路を閉状態に形成しておくと、Ｐチ
ャネルトランジスタ及びＮチャネルトランジスタが直列
接続されて、それらのトランジスタに与えられるデータ
に応じていずれか一方のトランジスタがオンし、所定端
子にＣＭＯＳ出力が得られる。スイッチ回路を開状態に
形成しておくと、Ｐチャネルトランジスタと所定端子と
が切離される。Ｎチャネルトランジスタに与えられるデ
ータに応じてＮチャネルトランジスタがオフしたときに
所定端子にオープンドレイン出力が得られる。これによ
り、スイッチ回路を閉状態又は開状態に形成することに
より、ＣＭＯＳ出力又はオープンドレイン出力を選択し
得る。
ャネルトランジスタ及びＮチャネルトランジスタが直列
接続されて、それらのトランジスタに与えられるデータ
に応じていずれか一方のトランジスタがオンし、所定端
子にＣＭＯＳ出力が得られる。スイッチ回路を開状態に
形成しておくと、Ｐチャネルトランジスタと所定端子と
が切離される。Ｎチャネルトランジスタに与えられるデ
ータに応じてＮチャネルトランジスタがオフしたときに
所定端子にオープンドレイン出力が得られる。これによ
り、スイッチ回路を閉状態又は開状態に形成することに
より、ＣＭＯＳ出力又はオープンドレイン出力を選択し
得る。
【００１０】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体集積回路装置要部の
等価回路である。ラッチ回路８のデータは、インバータ
１０を介してＰチャネルＭＯＳＦＥＴ６のゲートへ与え
られ、インバータ９を介してＮチャネルＭＯＳＦＥＴ５
のゲートへ与えられる。ＰチャネルＭＯＳＦＥＴ６は高
電位電源１と接続され、ＮチャネルＭＯＳＦＥＴ５は低
電位電源２と接続される。 ＰチャネルＭＯＳＦＥＴ６はスイッチ回路７を介してＮ
チャネルＭＯＳＦＥＴ５と直列接続される。Ｐチャネル
ＭＯＳＦＥＴ６はスイッチ回路７を介して出力端子３と
接続される。
述する。図１は本発明に係る半導体集積回路装置要部の
等価回路である。ラッチ回路８のデータは、インバータ
１０を介してＰチャネルＭＯＳＦＥＴ６のゲートへ与え
られ、インバータ９を介してＮチャネルＭＯＳＦＥＴ５
のゲートへ与えられる。ＰチャネルＭＯＳＦＥＴ６は高
電位電源１と接続され、ＮチャネルＭＯＳＦＥＴ５は低
電位電源２と接続される。 ＰチャネルＭＯＳＦＥＴ６はスイッチ回路７を介してＮ
チャネルＭＯＳＦＥＴ５と直列接続される。Ｐチャネル
ＭＯＳＦＥＴ６はスイッチ回路７を介して出力端子３と
接続される。
【００１１】スイッチ回路７は、半導体集積回路装置の
製造工程においてマスクオプションにより閉又は開状態
に形成する。なお、ラッチ回路８とインバータ９，１０
とにより信号特定回路４を形成している。
製造工程においてマスクオプションにより閉又は開状態
に形成する。なお、ラッチ回路８とインバータ９，１０
とにより信号特定回路４を形成している。
【００１２】次にこのように構成した半導体集積回路装
置の動作を説明する。半導体集積回路装置の製造工程に
おいてスイッチ回路７を閉状態に形成すると、Ｐチャネ
ルＭＯＳＦＥＴ６とＮチャネルＭＯＳＦＥＴ５とが直列
接続される。 この場合、ラッチ回路８のデータがＬ（Ｈ）レベルにな
ると、インバータ９，１０の出力がともにＨ（Ｌ）レベ
ルになり、ＰチャネルＭＯＳＦＥＴ６（ＮチャネルＭＯ
ＳＦＥＴ５）がオンし、出力端子３にＬ（Ｈ）レベルの
データが出力される。つまり出力端子３にはＣＭＯＳ出
力が得られる。
置の動作を説明する。半導体集積回路装置の製造工程に
おいてスイッチ回路７を閉状態に形成すると、Ｐチャネ
ルＭＯＳＦＥＴ６とＮチャネルＭＯＳＦＥＴ５とが直列
接続される。 この場合、ラッチ回路８のデータがＬ（Ｈ）レベルにな
ると、インバータ９，１０の出力がともにＨ（Ｌ）レベ
ルになり、ＰチャネルＭＯＳＦＥＴ６（ＮチャネルＭＯ
ＳＦＥＴ５）がオンし、出力端子３にＬ（Ｈ）レベルの
データが出力される。つまり出力端子３にはＣＭＯＳ出
力が得られる。
【００１３】一方、半導体集積回路装置の製造工程にお
いてスイッチ回路７を開状態に形成すると、Ｐチャネル
ＭＯＳＦＥＴ６と出力端子３とが切離される。この場合
ラッチ回路８のデータがＬ（Ｈ）レベルになると、イン
バータ９，１０の出力がともにＨ（Ｌ）レベルになりＮ
チャネルＭＯＳＦＥＴ５（ＰチャネルＭＯＳＦＥＴ６）
がオンする。そしてＮチャネルＭＯＳＦＥＴ５がオンし
たときには出力端子３にＬレベルのデータが出力され、
オフしたときは出力端子３はフローティング状態になる
。したがって、出力端子３にはオープンドレイン出力が
得られる。このようにして、スイッチ回路７を閉又は開
状態に形成することにより、出力形式を選択できる。
いてスイッチ回路７を開状態に形成すると、Ｐチャネル
ＭＯＳＦＥＴ６と出力端子３とが切離される。この場合
ラッチ回路８のデータがＬ（Ｈ）レベルになると、イン
バータ９，１０の出力がともにＨ（Ｌ）レベルになりＮ
チャネルＭＯＳＦＥＴ５（ＰチャネルＭＯＳＦＥＴ６）
がオンする。そしてＮチャネルＭＯＳＦＥＴ５がオンし
たときには出力端子３にＬレベルのデータが出力され、
オフしたときは出力端子３はフローティング状態になる
。したがって、出力端子３にはオープンドレイン出力が
得られる。このようにして、スイッチ回路７を閉又は開
状態に形成することにより、出力形式を選択できる。
【００１４】本実施例では信号特定回路４を、ラッチ回
路８とインバータ９，１０とにより構成したが、論理回
路により構成した場合でも同様の効果が得られる。
路８とインバータ９，１０とにより構成したが、論理回
路により構成した場合でも同様の効果が得られる。
【００１５】
【発明の効果】以上詳述したように本発明によれば、半
導体集積回路装置の製造時に、スイッチ回路を閉又は開
状態に形成することにより、出力形式を選択できる。し
たがってユーザの仕様に応じ、その都度集積回路のパタ
ーンを設計する必要がない。それによりコストダウンが
図れ、また納期を短縮できる等の優れた効果を奏する。
導体集積回路装置の製造時に、スイッチ回路を閉又は開
状態に形成することにより、出力形式を選択できる。し
たがってユーザの仕様に応じ、その都度集積回路のパタ
ーンを設計する必要がない。それによりコストダウンが
図れ、また納期を短縮できる等の優れた効果を奏する。
【図１】本発明に係る半導体集積回路装置要部の等価回
路図である。
路図である。
【図２】従来の半導体集積回路装置要部の等価回路図で
ある。
ある。
【図３】従来の半導体集積回路装置要部の他の等価回路
図である。
図である。
１ 高電位電源
２ 低電位電源
３ 出力端子
５ ＮチャネルＭＯＳＦＥＴ６
ＰチャネルＭＯＳＦＥＴ９，１０ インバータ
ＰチャネルＭＯＳＦＥＴ９，１０ インバータ
Claims (1)
- 【請求項１】 異なる電位間に接続されるＰチャネル
トランジスタ及びＮチャネルトランジスタの直列回路の
共通接続部を所定端子と接続している半導体集積回路装
置において、前記共通接続部及び前記所定端子の接続点
と、前記Ｐチャネルトランジスタとを接続している回路
途中にスイッチ回路を備えていることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032594A JPH04271517A (ja) | 1991-02-27 | 1991-02-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032594A JPH04271517A (ja) | 1991-02-27 | 1991-02-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271517A true JPH04271517A (ja) | 1992-09-28 |
Family
ID=12363186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032594A Pending JPH04271517A (ja) | 1991-02-27 | 1991-02-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271517A (ja) |
-
1991
- 1991-02-27 JP JP3032594A patent/JPH04271517A/ja active Pending
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