JPS5820980Y2 - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS5820980Y2 JPS5820980Y2 JP1978038227U JP3822778U JPS5820980Y2 JP S5820980 Y2 JPS5820980 Y2 JP S5820980Y2 JP 1978038227 U JP1978038227 U JP 1978038227U JP 3822778 U JP3822778 U JP 3822778U JP S5820980 Y2 JPS5820980 Y2 JP S5820980Y2
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- JP
- Japan
- Prior art keywords
- input
- circuit
- resistor
- switch
- transistor
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案はＭＯＳ）ランジスタからなる集積回路の入力部
に関するもので、特に低消費電力化を図った入力回路に
関する。
に関するもので、特に低消費電力化を図った入力回路に
関する。
ＭＯＳトランジスタからなるＬＳＩが広く利用されてい
るが、特に低消費電力の点からＣＭＯＳトランジスタの
利用が盛んになっている。
るが、特に低消費電力の点からＣＭＯＳトランジスタの
利用が盛んになっている。
しかしＣＭＯＳ ）ランジスタを用（・た回路におい
ても以下のような問題があり、消費電力の低減が充分に
遠戚されているとはいい難かった。
ても以下のような問題があり、消費電力の低減が充分に
遠戚されているとはいい難かった。
第１図は従来のＣＭＯＳ トランジスタからなるＬＳ
Ｉの入力部を示し、スイッチＳＷｏの開放・短絡状態が
入力部で検出されてＬＳＩ内部の主要回路に入力信号と
して転送される。
Ｉの入力部を示し、スイッチＳＷｏの開放・短絡状態が
入力部で検出されてＬＳＩ内部の主要回路に入力信号と
して転送される。
上記ＣＭＯＳトランジスタ回路における入力部は、電源
−■と接地面に接続されたインバータＩに対して、該イ
ンバータ■の入力端子Ａと電源−Ｖ間に抵抗Ｒ０を接続
して構成され、スイッチＳＷｏが開放状態にあれば、イ
ンバータ■の入力端子Ａは抵抗Ｒ８に印加された電源−
■により−Ｖレベル（＋１０１１）となり、インバータ
Ｉの出力端子Ｂは接地レベルＣＩ′１″）となって、ス
イッチＳＷｏの開放状態がＬＳＩの内部ロジックに転送
される。
−■と接地面に接続されたインバータＩに対して、該イ
ンバータ■の入力端子Ａと電源−Ｖ間に抵抗Ｒ０を接続
して構成され、スイッチＳＷｏが開放状態にあれば、イ
ンバータ■の入力端子Ａは抵抗Ｒ８に印加された電源−
■により−Ｖレベル（＋１０１１）となり、インバータ
Ｉの出力端子Ｂは接地レベルＣＩ′１″）となって、ス
イッチＳＷｏの開放状態がＬＳＩの内部ロジックに転送
される。
一方スイッチＳＷｏが短絡状態であれば、入力端子Ａは
接地レベル（ＩＩ ＩＩ＋ ）となり、出力端子Ｂは−
Ｖレベル（”ｏ ＩＩ ）となってスイッチＳＷｏの短
絡状態がＬＳＩ内部に転送される。
接地レベル（ＩＩ ＩＩ＋ ）となり、出力端子Ｂは−
Ｖレベル（”ｏ ＩＩ ）となってスイッチＳＷｏの短
絡状態がＬＳＩ内部に転送される。
ここで上記スイッチＳＷｏの短絡状態にむいて、スイッ
チＳＷｏ。
チＳＷｏ。
抵抗Ｒ６を通して電源−■と接地間にｌＩｉＶＩ
Ｌ の電流が流れる。
この電流Ｉｉは抵抗Ｒ０Ｏ値を大きく設計すれば小さく
することができるが、この種の回路においては抵抗Ｒ，
が大きくなるとノイズの影響等のために誤動作する可能
性があり、一般にはＲ≦５００にΩの範囲で設計されて
いる。
することができるが、この種の回路においては抵抗Ｒ，
が大きくなるとノイズの影響等のために誤動作する可能
性があり、一般にはＲ≦５００にΩの範囲で設計されて
いる。
しかしスイッチ短絡時に流れる上記電流Ｉｉは電子機器
の低消費電力化が要望されている昨今において無視し得
ない値となっていた。
の低消費電力化が要望されている昨今において無視し得
ない値となっていた。
本考案は上記従来回路の問題点に鑑みてなされたもので
、簡単な構成を付加するのみで、低消費電力化を図るこ
とができる入力回路を提供するもので、次に実施例を挙
げて本考案を詳細に説明する。
、簡単な構成を付加するのみで、低消費電力化を図るこ
とができる入力回路を提供するもので、次に実施例を挙
げて本考案を詳細に説明する。
第２図において、ＩはＮチャネルＭＯＳ及びＰチャネル
ＭＯ８からなるインバータで、電源Ｖと接地間に設けら
れている。
ＭＯ８からなるインバータで、電源Ｖと接地間に設けら
れている。
該インバータ■の出力端子りに導出された信号はＭＯＳ
トランジスタからなるＬＳＩの内部ロジックにスイッチ
ＳＷの状態を示す入力信号として供給される。
トランジスタからなるＬＳＩの内部ロジックにスイッチ
ＳＷの状態を示す入力信号として供給される。
方インバータ■の入力端子Ｃと電源−Ｖには、ドレイン
が入力端子Ｃに、ソースが電機−■に接続されたＮチャ
ネルＭＯＳ ）ランジスタＴ１が接続され、該ＭＯ８）
ランジスタＴ１のゲートにはインバータＩの出力端子り
が接続されて、入力端子Ｃへ与えられた入力信号の反転
信号を供給する。
が入力端子Ｃに、ソースが電機−■に接続されたＮチャ
ネルＭＯＳ ）ランジスタＴ１が接続され、該ＭＯ８）
ランジスタＴ１のゲートにはインバータＩの出力端子り
が接続されて、入力端子Ｃへ与えられた入力信号の反転
信号を供給する。
上記インバータ■の入力端子Ｃには、更に電源Ｖとの間
に抵抗Ｒが接続されている。
に抵抗Ｒが接続されている。
該抵抗Ｒの抵抗値は充分大きい抵抗値に設計され、一方
上記ＭＯＳトランジスタＴ１の抵抗値は比較的低い値に
設計される。
上記ＭＯＳトランジスタＴ１の抵抗値は比較的低い値に
設計される。
上記入力端子ＣにスイッチＳＷの開放状態及び短絡状態
のいずれかに対応した電圧レベルの信号が供給され、Ｌ
ＳＩ内部ロジックへの入力信号を形成するが、次に上記
入力回路の動作を説明する。
のいずれかに対応した電圧レベルの信号が供給され、Ｌ
ＳＩ内部ロジックへの入力信号を形成するが、次に上記
入力回路の動作を説明する。
スイッチＳＷが開放状態で入力端子Ｃの信号は抵抗Ｒを
介してｌｌ □ Ｉ！となり、出力端子りには反転され
た信号ＩＩ Ｉ Ｉ＋が導出される。
介してｌｌ □ Ｉ！となり、出力端子りには反転され
た信号ＩＩ Ｉ Ｉ＋が導出される。
このスイッチＳＷの開放動作の際、抵抗Ｒの抵抗値は充
分大きく設計されているため抵抗Ｒのみであれば前述の
如くノイズの影響によって誤動作を招く惧れがある。
分大きく設計されているため抵抗Ｒのみであれば前述の
如くノイズの影響によって誤動作を招く惧れがある。
しかし本考案においてはＭＯＳ）ランジスタＴ１が接続
されているため、出力端子りに導出された出力信号”１
１１によってＮチャンネルＭＯＳトランジスタＴ、が直
ちにオン状態に変化する。
されているため、出力端子りに導出された出力信号”１
１１によってＮチャンネルＭＯＳトランジスタＴ、が直
ちにオン状態に変化する。
該ＭＯＳ ）ランジスタＴ１は抵抗値が予め比較的低い
値に設計されているため、オン状態に変化するとノイズ
に影響されることなく安定して出力端子Ｄｖこ出力信号
ＩＩ １ ！＋を導出させることができる。
値に設計されているため、オン状態に変化するとノイズ
に影響されることなく安定して出力端子Ｄｖこ出力信号
ＩＩ １ ！＋を導出させることができる。
一方スイッチＳＷの短絡状態では、入力端子Ｃは接地レ
ベル信号”Ｉ Ｉ＋となり従って出力端子りには反転さ
れた出力信号ｎ０１１が導出される。
ベル信号”Ｉ Ｉ＋となり従って出力端子りには反転さ
れた出力信号ｎ０１１が導出される。
出力信号か−ＶレベルにあることからＭＯＳトランジス
タＴ１はオフ状態に変化し、抵抗Ｒを介して電ＶＩ 流ｉが流れるが、電流値は１ｉ１−Ｔ となり抵抗Ｒ
が予め大きく設計されているため極めて微少な電流に低
減することができる。
タＴ１はオフ状態に変化し、抵抗Ｒを介して電ＶＩ 流ｉが流れるが、電流値は１ｉ１−Ｔ となり抵抗Ｒ
が予め大きく設計されているため極めて微少な電流に低
減することができる。
上記抵抗Ｒは第３図に示す如くＭＯＳトランジスタＴ２
で構成することができる。
で構成することができる。
第４図はスイッチＳＷにおける入力極性が前記実施例と
逆の入力回路を示し、極性が逆であることからインバー
タ■の入力端子Ｃと接地間にＰチャネルＭＯ８）ランジ
スタＴ１′及び抵抗として作用するＰチャネルＭＯ８）
ランジスタＴ２′を接続して構成され、入力端子Ｃにス
イッチＳＷがオンの状態で−Ｖレベルの電源が供給され
る。
逆の入力回路を示し、極性が逆であることからインバー
タ■の入力端子Ｃと接地間にＰチャネルＭＯ８）ランジ
スタＴ１′及び抵抗として作用するＰチャネルＭＯ８）
ランジスタＴ２′を接続して構成され、入力端子Ｃにス
イッチＳＷがオンの状態で−Ｖレベルの電源が供給され
る。
上記実施例はいずれも入力信号導入剖にＣＭＯＳインバ
ータを用いたＬＳＩを挙げたが・、本考案はＣＭＯ８構
戊のＬＳＩに限られるものではなく、第５図に示す如く
ＰチャネルＥ／ＤＭＯ８等からなるＬＳＩにも、スイッ
チＳＷとＬＳＩ内部ロジック回路との間に反転入力信号
がゲートに入力されたＭＯＳ）ランジスタＴ１及び抵抗
となるＭＯＳトランジスタＴ２を接続して入力回路を構
成することにより、同様に実施することができる。
ータを用いたＬＳＩを挙げたが・、本考案はＣＭＯ８構
戊のＬＳＩに限られるものではなく、第５図に示す如く
ＰチャネルＥ／ＤＭＯ８等からなるＬＳＩにも、スイッ
チＳＷとＬＳＩ内部ロジック回路との間に反転入力信号
がゲートに入力されたＭＯＳ）ランジスタＴ１及び抵抗
となるＭＯＳトランジスタＴ２を接続して入力回路を構
成することにより、同様に実施することができる。
また上記各実施例のいずれも入力回路をＬＳＩ内部ロジ
ックと同様に同一半導体チップ内に組み込むことができ
る。
ックと同様に同一半導体チップ内に組み込むことができ
る。
以上本考案によれば、極めて簡単な回路を付加するのみ
で、ＭＯＳトランジスタからなる集積回路の電力消費の
節減を図ることができ、またそれによって動作を損う惧
れもなく安定した入力信号を集積回路内部に供給するこ
とができる。
で、ＭＯＳトランジスタからなる集積回路の電力消費の
節減を図ることができ、またそれによって動作を損う惧
れもなく安定した入力信号を集積回路内部に供給するこ
とができる。
特に入力回路のトランジスタは、エンハンスメント型Ｍ
ＯＳ ）ランジスタで構成されるため、ＬＳＩ回路本体
部のＭＯＳ）ランジスタと同タイプにすることができ、
入力回路を付加したことによって製造工程を複雑にする
ことはない。
ＯＳ ）ランジスタで構成されるため、ＬＳＩ回路本体
部のＭＯＳ）ランジスタと同タイプにすることができ、
入力回路を付加したことによって製造工程を複雑にする
ことはない。
またＭＯＳトランジスタで抵抗を形成するため、抵抗値
が大きいほどトランジスタのサイズを小さくすることが
でき、入力回路を付加したことが集積回路の占有面積に
及ぼす影響はほとんどなく、ＭＯＳＬＳＩに好適の入力
回路を得ることができる。
が大きいほどトランジスタのサイズを小さくすることが
でき、入力回路を付加したことが集積回路の占有面積に
及ぼす影響はほとんどなく、ＭＯＳＬＳＩに好適の入力
回路を得ることができる。
【図面の簡単な説明】
第１図は従来のＬＳＩ入力回路を示す図、第２図乃至第
５図は本考案による実施例を示す入力回路図である。 ■・・・インバータ、Ｃ・・・入力端子、Ｄ・・・出力
端子、ＳＷ・・・スイッチ、Ｒ・・・抵抗、Ｔ１．Ｔ２
・・・ＭＯＳトランジスタ。
５図は本考案による実施例を示す入力回路図である。 ■・・・インバータ、Ｃ・・・入力端子、Ｄ・・・出力
端子、ＳＷ・・・スイッチ、Ｒ・・・抵抗、Ｔ１．Ｔ２
・・・ＭＯＳトランジスタ。
Claims (1)
- ＭＯＳ）ランジスタからなる回路の入力部に、入力信号
を反転するためのインバータ回路を接続し、ドレイン及
びソースが夫々入力端子及び電源間に接続され、ゲート
に上記インバータ回路から出力された入力信号の反転信
号が与えられたＭＯＳトランジスタを接続し、入力端子
と電源間にエンハンスメント型ＭＯ８）ランジスタから
なる抵抗を接続したことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978038227U JPS5820980Y2 (ja) | 1978-03-24 | 1978-03-24 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978038227U JPS5820980Y2 (ja) | 1978-03-24 | 1978-03-24 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54141835U JPS54141835U (ja) | 1979-10-02 |
| JPS5820980Y2 true JPS5820980Y2 (ja) | 1983-05-02 |
Family
ID=28902783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978038227U Expired JPS5820980Y2 (ja) | 1978-03-24 | 1978-03-24 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820980Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213329A (ja) * | 1982-06-04 | 1983-12-12 | Sanyo Electric Co Ltd | マイクロコンピユ−タの入力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117932A (en) * | 1977-03-25 | 1978-10-14 | Hitachi Ltd | Input circuit |
-
1978
- 1978-03-24 JP JP1978038227U patent/JPS5820980Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54141835U (ja) | 1979-10-02 |
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