JPS59201460A - Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 - Google Patents
Ｃｍｏｓ△ｆｅｔ集積回路の製造方法Info
- Publication number
- JPS59201460A JPS59201460A JP58076394A JP7639483A JPS59201460A JP S59201460 A JPS59201460 A JP S59201460A JP 58076394 A JP58076394 A JP 58076394A JP 7639483 A JP7639483 A JP 7639483A JP S59201460 A JPS59201460 A JP S59201460A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- type
- level
- terminal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、ＣＭＯ，Ｓ Ｆ ＥＴ （ＣｏｍｐｌｅｍＣ
ｎｃａｒｙ ＭｅｔａｌＯｚｉｄｅ Ｓｅｍ１−Ｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ ＨＨｅｃｔ Ｔｆ１ａｎｓ
ｉｓＬｏｒの、略称）集積回路に係り、特にはＮチャン
ネルとＰチャンネルのＭＯＳ Ｆ ＥＴを有するＣＭＯ
Ｓ Ｆ ＥＴを有するＣＭＯ，５ＦＥＴ 集積回路に関
する。
ｎｃａｒｙ ＭｅｔａｌＯｚｉｄｅ Ｓｅｍ１−Ｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ ＨＨｅｃｔ Ｔｆ１ａｎｓ
ｉｓＬｏｒの、略称）集積回路に係り、特にはＮチャン
ネルとＰチャンネルのＭＯＳ Ｆ ＥＴを有するＣＭＯ
Ｓ Ｆ ＥＴを有するＣＭＯ，５ＦＥＴ 集積回路に関
する。
〈従来技術〉
第１図は、０ＭＯ５ＦＥＴ 集積回路を利用してｋＯＭ
を構成する場合や、チップ選択信号のレベルを選択する
場合に使用される代表的なレベル選択回路を示す。従来
、このレベル選択回路において入力端子Ａ１ と、入
力端子Ｂ１ のいずれかのロジックレベルを選択するに
あたり、フォトマスク使用によるイオン打ち込みにより
ＮチャンネルＭＯ５ＦＥＴＱＩ、Ｑ２ ＋７）一方ｏ
Ｌキイ値電圧ｖＴＨヲ各１”ＥＴＱｌ、Ｑ２ のゲー
トに印加される電圧Ｖｃｃよりも高くして、該一方のＭ
ＯＳＦＥＴを常時オフ型とするようにしたものがある。
を構成する場合や、チップ選択信号のレベルを選択する
場合に使用される代表的なレベル選択回路を示す。従来
、このレベル選択回路において入力端子Ａ１ と、入
力端子Ｂ１ のいずれかのロジックレベルを選択するに
あたり、フォトマスク使用によるイオン打ち込みにより
ＮチャンネルＭＯ５ＦＥＴＱＩ、Ｑ２ ＋７）一方ｏ
Ｌキイ値電圧ｖＴＨヲ各１”ＥＴＱｌ、Ｑ２ のゲー
トに印加される電圧Ｖｃｃよりも高くして、該一方のＭ
ＯＳＦＥＴを常時オフ型とするようにしたものがある。
この従来例では、例えば出力端子ＣＩ のロジックレベ
ルに入力端子ＡＩ のロジックレベルを選択しようと
する場合、下段のＭＯ５ＦＥＴＱ２のしきい値電圧”Ｔ
ｆ（を高くして常時オフ型止し、上段のＭＯＳＦＥＴ
Ｑ＋をオンさせるようになっている。出力端子Ｃ１のロ
ジックレベルを入力端子Ｂ＋ のそれに選択しようと
する場合は、上記とは逆に上段のＭＯＳＦＥＴ Ｑ＋
を常時オフ型とする。ところで、このような従来例で
は、例えば入力端子Ａ１ のロジックレベルであると
きで、入力端子Ａ１ のロジックレベルを出方端子ＣＩ
のそれに選択しようとする場合は、出方端子ｃ１ に
は入力端子Ａ１のロジックレベルに対応する電圧よりも
少なくともＭＯＳＦＥＴ Ｑｌ のしきい値電圧ＶＴＨ
だけ低い電圧に対応するロジックレベルが現われること
になる。したがって、出刃端子ＣＩのロジックレベルに
より例えばインバータの出方を反転はせようとするとき
には、出方端子ｃ１ のロジックレベルがしきい値電
圧ｖＴＨ分だけ低くなっているので、このインバータを
反転式せることかできなくなることがあり、望ましくな
かった。
ルに入力端子ＡＩ のロジックレベルを選択しようと
する場合、下段のＭＯ５ＦＥＴＱ２のしきい値電圧”Ｔ
ｆ（を高くして常時オフ型止し、上段のＭＯＳＦＥＴ
Ｑ＋をオンさせるようになっている。出力端子Ｃ１のロ
ジックレベルを入力端子Ｂ＋ のそれに選択しようと
する場合は、上記とは逆に上段のＭＯＳＦＥＴ Ｑ＋
を常時オフ型とする。ところで、このような従来例で
は、例えば入力端子Ａ１ のロジックレベルであると
きで、入力端子Ａ１ のロジックレベルを出方端子ＣＩ
のそれに選択しようとする場合は、出方端子ｃ１ に
は入力端子Ａ１のロジックレベルに対応する電圧よりも
少なくともＭＯＳＦＥＴ Ｑｌ のしきい値電圧ＶＴＨ
だけ低い電圧に対応するロジックレベルが現われること
になる。したがって、出刃端子ＣＩのロジックレベルに
より例えばインバータの出方を反転はせようとするとき
には、出方端子ｃ１ のロジックレベルがしきい値電
圧ｖＴＨ分だけ低くなっているので、このインバータを
反転式せることかできなくなることがあり、望ましくな
かった。
〈目 的〉
本発明は、レベル選択回路等にＣＭＯ５ＦＥＴ ｌｊ積
回路を適用した場合には正確なレベル選択動作が行える
等、回路動作の正確な設定が行えるようにすることを目
的とする。この目的のため、本発明では、Ｎチャンネル
ＭＯＳ Ｆ ＥＴと同時にＰチャンネルＭＯ５ＦＥＴに
ついてもイオン打ち込みによりしきい値電圧を制御し、
上記のように、例えば、出力端子にハイレベルのロジッ
クレベルを得ようとする場合は、しきい値電圧がゼロと
なるＰチャンネルＭＯ８ＦＥＴを介して出力端子にその
ロジックレベルが得られるようにしている。
回路を適用した場合には正確なレベル選択動作が行える
等、回路動作の正確な設定が行えるようにすることを目
的とする。この目的のため、本発明では、Ｎチャンネル
ＭＯＳ Ｆ ＥＴと同時にＰチャンネルＭＯ５ＦＥＴに
ついてもイオン打ち込みによりしきい値電圧を制御し、
上記のように、例えば、出力端子にハイレベルのロジッ
クレベルを得ようとする場合は、しきい値電圧がゼロと
なるＰチャンネルＭＯ８ＦＥＴを介して出力端子にその
ロジックレベルが得られるようにしている。
〈実施例〉
第２図は、ＰチャンネルＭＯ５ＦＥＴを用いてなる更に
もう１つのレベル選択回路を示すものであって、本発明
の詳細な説明に供する図である。
もう１つのレベル選択回路を示すものであって、本発明
の詳細な説明に供する図である。
この実施例は、半導体、基板上に複数のＮチャンネルＭ
Ｏ８ＦＥＴとＰチャンネルＭＯ５ＦＥＴとを有してなる
ＣＭＯ５ＦＥＴ 集積回路において、特に第１図、第
２図に示すレベル選択回路に適用して説明する。この実
施例に示すレベル選択回路ｉｊ、ＲＯＭやチップ選択信
号のレベル制御に適用することができる。第２図のＰチ
ャンネルＭＯ５ＦＥＴ ＱＢ 、Ｑ４の一方のＭＯＳＦ
ＥＴは、第１図のＮチャンネルＭＯ５１’ＥＴ Ｑｌ
、Ｑ２ の一方のＭＯＳＦＥＴを常時オフ型とするた
めの同一のフォトマスクによるＰタイプのイオン打ち込
みにより、常時オン型にされる。
Ｏ８ＦＥＴとＰチャンネルＭＯ５ＦＥＴとを有してなる
ＣＭＯ５ＦＥＴ 集積回路において、特に第１図、第
２図に示すレベル選択回路に適用して説明する。この実
施例に示すレベル選択回路ｉｊ、ＲＯＭやチップ選択信
号のレベル制御に適用することができる。第２図のＰチ
ャンネルＭＯ５ＦＥＴ ＱＢ 、Ｑ４の一方のＭＯＳＦ
ＥＴは、第１図のＮチャンネルＭＯ５１’ＥＴ Ｑｌ
、Ｑ２ の一方のＭＯＳＦＥＴを常時オフ型とするた
めの同一のフォトマスクによるＰタイプのイオン打ち込
みにより、常時オン型にされる。
一般に、ＮチャンネルＭＯ５ＦＥＴは正のしきい値電圧
を、またＰチャンネルＭＯ５ＦＥＴは負のしきい値電圧
を有しているが、この実施例では上述のようなイオン打
ち込みを行ってＰチャンネルＭＯ５ＦＥＴのしきい値電
圧はゼロに、ＮチャンネルＭＯ５ＦＥＴのそれは更に正
の方向に高くする。各■゛ＥＴＱ＋〜Ｑ４のベースに与
えられる電圧は、イオン打ち込みされなかったＭＯＳ
Ｆ ＥＴにおいて、第１図のそれをオンし、第２図のそ
れをオフにする電圧であるが、イオン打ち込みされたＭ
ＯＳＦＥＴにおいて、第１図のそれを常時オフ型、第２
図のそれを常時オシ型とする電圧である。この場合、第
１図のＭＯＳＦＥＴにおいての出力端子にロジックレベ
ルが選択てれるＭＯＳ Ｆ ＥＴは常時オフ型でないも
のであり、第２図のＭＯＳＦＥＴにおいてのそれは、常
時オン型とされたものである。なお、Ｎタイプのイオン
打ち込みの場合は上述と逆になる。このように、この実
施例によれば、例えばハイレベルのロジックレベルを選
択しようとするときは、第２図の例えばＭＯ５ＦＥＴＱ
ａを常時オン型にして、入力端子Ａ２ のハイレベルの
ロジックレベルを出力端子Ｃ２のそれにすればこのＭＯ
５ＦＥＴＱａのしきい値電圧■ＴＨがゼロであるので、
出力端子Ｃ２には、入力端子Ａ２のロジックレベルがそ
のまま現われることになる。
を、またＰチャンネルＭＯ５ＦＥＴは負のしきい値電圧
を有しているが、この実施例では上述のようなイオン打
ち込みを行ってＰチャンネルＭＯ５ＦＥＴのしきい値電
圧はゼロに、ＮチャンネルＭＯ５ＦＥＴのそれは更に正
の方向に高くする。各■゛ＥＴＱ＋〜Ｑ４のベースに与
えられる電圧は、イオン打ち込みされなかったＭＯＳ
Ｆ ＥＴにおいて、第１図のそれをオンし、第２図のそ
れをオフにする電圧であるが、イオン打ち込みされたＭ
ＯＳＦＥＴにおいて、第１図のそれを常時オフ型、第２
図のそれを常時オシ型とする電圧である。この場合、第
１図のＭＯＳＦＥＴにおいての出力端子にロジックレベ
ルが選択てれるＭＯＳ Ｆ ＥＴは常時オフ型でないも
のであり、第２図のＭＯＳＦＥＴにおいてのそれは、常
時オン型とされたものである。なお、Ｎタイプのイオン
打ち込みの場合は上述と逆になる。このように、この実
施例によれば、例えばハイレベルのロジックレベルを選
択しようとするときは、第２図の例えばＭＯ５ＦＥＴＱ
ａを常時オン型にして、入力端子Ａ２ のハイレベルの
ロジックレベルを出力端子Ｃ２のそれにすればこのＭＯ
５ＦＥＴＱａのしきい値電圧■ＴＨがゼロであるので、
出力端子Ｃ２には、入力端子Ａ２のロジックレベルがそ
のまま現われることになる。
第３図はこの実施例が適用されるマスクプログラムによ
るレベル設定回路を示す。このレベル設定回路において
、従来例のようにＮチャンネルＭＯ５ＦＥＴ Ｑ６ 、
Ｑｓ の一方、例えばＭＯ５ＦＥＴＱ６を常時オン型
とするだけでは、次の問題点が生じる。ここで、八３
はハイレベルのロジックレベルが現われる端子、Ｂ８ｆ
ｄローレベルのロジックレベルが現われる端子であると
する。
るレベル設定回路を示す。このレベル設定回路において
、従来例のようにＮチャンネルＭＯ５ＦＥＴ Ｑ６ 、
Ｑｓ の一方、例えばＭＯ５ＦＥＴＱ６を常時オン型
とするだけでは、次の問題点が生じる。ここで、八３
はハイレベルのロジックレベルが現われる端子、Ｂ８ｆ
ｄローレベルのロジックレベルが現われる端子であると
する。
電源投入・により雑音が発生し、この雑音が端子Ｂに与
えられると、端子Ｂのロジックレベルがこの雑音により
僅かにハイレベルになる。そうすると、ＰチャンネルＭ
ＯＳ Ｆ ＥＴ’ ＱＢ のゲート電圧が高くなってこ
のＦＥＴＱｒ、のソース・ドレイ／電流が小さくなると
ともに、これによりＰチャンネルＭＯ３ＦＥ−ｒ Ｑ７
のソース・ドレイン電流が太きくなる。したがって、
両型流に差が生じ、最終的には端子Ｂのローンベルであ
るべきロジックレベルが蚤÷乎４→等電源レベルと同じ
ハイレベルとなり、誤まったレベル設定に１なる。この
実施例では、この場合は、Ｐチャンネル間Ｏ８ＦＥＴ
Ｑ６ を常時オン型とするので、端子Ｂのロジックレ
ベルが電源により僅かにハイレベルとな− としても、
このＭＯＳＦＥＴ Ｑ５はその動作に何ら影響を受ける
ことがなくなり、したがって正確に安定したレベル設定
を行うことができる。
えられると、端子Ｂのロジックレベルがこの雑音により
僅かにハイレベルになる。そうすると、ＰチャンネルＭ
ＯＳ Ｆ ＥＴ’ ＱＢ のゲート電圧が高くなってこ
のＦＥＴＱｒ、のソース・ドレイ／電流が小さくなると
ともに、これによりＰチャンネルＭＯ３ＦＥ−ｒ Ｑ７
のソース・ドレイン電流が太きくなる。したがって、
両型流に差が生じ、最終的には端子Ｂのローンベルであ
るべきロジックレベルが蚤÷乎４→等電源レベルと同じ
ハイレベルとなり、誤まったレベル設定に１なる。この
実施例では、この場合は、Ｐチャンネル間Ｏ８ＦＥＴ
Ｑ６ を常時オン型とするので、端子Ｂのロジックレ
ベルが電源により僅かにハイレベルとな− としても、
このＭＯＳＦＥＴ Ｑ５はその動作に何ら影響を受ける
ことがなくなり、したがって正確に安定したレベル設定
を行うことができる。
〈効 果〉
以上のように、本発明によれば、ＮチャンネルＭＯ５，
ＦＥＴとＰチャンネル間Ｏ８ＦＥＴのしきい値電圧を同
一のフォトマスク使用によるイオン打ち込みにより制御
し、両ＭＯＳ Ｆ ＥＴの一方を常時オフ型、他方を常
時オン型としたので、ハイレベルのロジックレベルを得
ようとするときには例えば常時オン型のＰチャンネルＭ
Ｏ５ＦＥＴを用いることによりしきい値電圧により影響
されることなく所望のレベルを有するロジックレベルを
得ることができる。
ＦＥＴとＰチャンネル間Ｏ８ＦＥＴのしきい値電圧を同
一のフォトマスク使用によるイオン打ち込みにより制御
し、両ＭＯＳ Ｆ ＥＴの一方を常時オフ型、他方を常
時オン型としたので、ハイレベルのロジックレベルを得
ようとするときには例えば常時オン型のＰチャンネルＭ
Ｏ５ＦＥＴを用いることによりしきい値電圧により影響
されることなく所望のレベルを有するロジックレベルを
得ることができる。
第１図は従来例の説明に供するレベル選択回路図、第２
図は本発明の実施例が適用されるレベル選択回路図、第
３図は同じくこの実施例が適用されるレベル設定回路図
である。 Ｑ３ 、Ｑ４ 、Ｑ６ 、Ｑ７・・・ＰチャンネルＭＯ
５ＦＥＴＳＡｔ〜Ａｓ、Ｂ＋〜Ｂ８ 、ＣＩ 、Ｃ２・
・・端子。 出 願 人 シャープ株式会社 代理人 弁理士岡田和秀 （特許庁 殿） １．事件の表示 特願昭５８−７６３９４ ２、ｙ；案の名称 ＣＭＯ５ＦＥＴ’集積回路 ３、補正をする者 ４、代 理 人 住 所 ８５４５大阪市阿倍野区長池町２２番２２号ノ
ヤーブ株式会社内 １）明利１書第５頁第７行目に、［ベース」とあるのを
、「ゲー１−」と補正する。 ２）明細書第６貝第６行目乃至第７頁第］ｏ（’ｉ目の
全文を次の辿り補正する。 ［第３図（はこの実施例が通用されるマスクブロクラム
によるレベル設定回路ケ示す。 即ち、ＰチャンネルＭＯ３ＦＥＴＱｓ とＮチャ７ネ／
’１１４０５ Ｆ ＥＴＱ６ とからなるイン／＜−１
夕、同様にｌ〕チャンネルＭＯ５ＦＥＴＱｙ とＮチャ
シネ１９Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ８ とかラナルイ
ン／＜−りがクロス接続されてなるレベル設定回路につ
いて、一方のインバータ、例えばＭＯＳ Ｆ ＥＴＱ７
゜Ｏ８は正常のま捷で残し、他方のインバータＮ１０Ｓ
ＦＥＴＱｉ 、Ｏ６をイオン拐込みによって出力がハイ
レベル又はローレベルになるように固定して構成される
。 」二記のようにインバータがクロスに接続をれてなるレ
ベ）Ｌ／設定回路において、今Ｐチャン不／Ｖ Ｒ１０
Ｓ Ｆ Ｅ Ｔ Ｑ ５がイオン打込みすることなくエ
ンハングメイン１タイプで構成されているとすると、刹
音がない正常な動作では、次のような動作により最終的
には端子Ａ３はＶＣＣレベルに、端子Ｂ、、はＧＮＤレ
ベルになる。 即ち電龜投入によって電源ＶｃｃがＰチャンネ／Ｌ／Ｍ
Ｏ５Ｆ Ｅ Ｔ Ｑ５＋ Ｏ７のしきい値電圧Ｖｔｈ
分上昇すると、ＦＥＴＱｒ、、Ｏ７には電流１５＋■７
が夫々流れ始め、端子Ａ、、Ｂ３を夫々充電する。端子
Ａ、の充電レベルがＮチャンネルＭＯ３ＦＥＴＱｓのし
きい値電圧ＶｔｈＫ近ずくとＦＥ Ｔ Ｑ ８がオンし
、電流Ｉ８が流れ始め、端子Ｂ３の充電電流は１７−１
８と小さくなって端子Ａ３ と端子Ｂ３に電位差が生じ
る。端子Ａ４の電位が高いため上記ＦＥＴＱ５．Ｑ７に
流れる電流は１５＞１７ となシ、電位差は増幅されて
最終的に端子Ａ３はＶｃｃレベルまで、端子Ｂ３はＧＮ
Ｄレベルになる。 しかし電源投入時等に雑音が発生した場合にはその雑音
によって例えば次のような問題がある。例えば発生した
雑音が端子Ｂ３に与えられて、ＭＯ３ＦＥＴＱｓがオン
する前に端子Ｂ３のレベルか端子Ａ３ Ｊ：り高くなる
と、」二記電流はＩ５＜ １７ となる。その結果端子
Ｂ３の充電が進み、電１ＭＶｃｃとの差がＭ ＯＳ Ｆ
’ Ｅ Ｔ Ｏ５のしきい値ｖｔｈに近ずくと端子Ａ、
の充電は止まってＭＯＳ Ｆ Ｅ Ｔ Ｑ ３がオンす
ることなく端子Ｂ３は電流Ｉ７のみで充電されてＶｃｃ
レベルになる。 しかし本実施例では、上述のようにＭ ＯＳ ＦＥＴＯ
５のしきい値Ｖｔｈ ｋ常時オン型にイメーン杓込みす
るため、ｈ４０ｓ Ｆ ＥＴＱ７ ｒ：ｆ、Ａ−ンする
ことがなく、雑音による上記のようなＴ５１１７の事態
を生じることなく常に安定したレベル設定動作を実行す
る。１ 以」二
図は本発明の実施例が適用されるレベル選択回路図、第
３図は同じくこの実施例が適用されるレベル設定回路図
である。 Ｑ３ 、Ｑ４ 、Ｑ６ 、Ｑ７・・・ＰチャンネルＭＯ
５ＦＥＴＳＡｔ〜Ａｓ、Ｂ＋〜Ｂ８ 、ＣＩ 、Ｃ２・
・・端子。 出 願 人 シャープ株式会社 代理人 弁理士岡田和秀 （特許庁 殿） １．事件の表示 特願昭５８−７６３９４ ２、ｙ；案の名称 ＣＭＯ５ＦＥＴ’集積回路 ３、補正をする者 ４、代 理 人 住 所 ８５４５大阪市阿倍野区長池町２２番２２号ノ
ヤーブ株式会社内 １）明利１書第５頁第７行目に、［ベース」とあるのを
、「ゲー１−」と補正する。 ２）明細書第６貝第６行目乃至第７頁第］ｏ（’ｉ目の
全文を次の辿り補正する。 ［第３図（はこの実施例が通用されるマスクブロクラム
によるレベル設定回路ケ示す。 即ち、ＰチャンネルＭＯ３ＦＥＴＱｓ とＮチャ７ネ／
’１１４０５ Ｆ ＥＴＱ６ とからなるイン／＜−１
夕、同様にｌ〕チャンネルＭＯ５ＦＥＴＱｙ とＮチャ
シネ１９Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ８ とかラナルイ
ン／＜−りがクロス接続されてなるレベル設定回路につ
いて、一方のインバータ、例えばＭＯＳ Ｆ ＥＴＱ７
゜Ｏ８は正常のま捷で残し、他方のインバータＮ１０Ｓ
ＦＥＴＱｉ 、Ｏ６をイオン拐込みによって出力がハイ
レベル又はローレベルになるように固定して構成される
。 」二記のようにインバータがクロスに接続をれてなるレ
ベ）Ｌ／設定回路において、今Ｐチャン不／Ｖ Ｒ１０
Ｓ Ｆ Ｅ Ｔ Ｑ ５がイオン打込みすることなくエ
ンハングメイン１タイプで構成されているとすると、刹
音がない正常な動作では、次のような動作により最終的
には端子Ａ３はＶＣＣレベルに、端子Ｂ、、はＧＮＤレ
ベルになる。 即ち電龜投入によって電源ＶｃｃがＰチャンネ／Ｌ／Ｍ
Ｏ５Ｆ Ｅ Ｔ Ｑ５＋ Ｏ７のしきい値電圧Ｖｔｈ
分上昇すると、ＦＥＴＱｒ、、Ｏ７には電流１５＋■７
が夫々流れ始め、端子Ａ、、Ｂ３を夫々充電する。端子
Ａ、の充電レベルがＮチャンネルＭＯ３ＦＥＴＱｓのし
きい値電圧ＶｔｈＫ近ずくとＦＥ Ｔ Ｑ ８がオンし
、電流Ｉ８が流れ始め、端子Ｂ３の充電電流は１７−１
８と小さくなって端子Ａ３ と端子Ｂ３に電位差が生じ
る。端子Ａ４の電位が高いため上記ＦＥＴＱ５．Ｑ７に
流れる電流は１５＞１７ となシ、電位差は増幅されて
最終的に端子Ａ３はＶｃｃレベルまで、端子Ｂ３はＧＮ
Ｄレベルになる。 しかし電源投入時等に雑音が発生した場合にはその雑音
によって例えば次のような問題がある。例えば発生した
雑音が端子Ｂ３に与えられて、ＭＯ３ＦＥＴＱｓがオン
する前に端子Ｂ３のレベルか端子Ａ３ Ｊ：り高くなる
と、」二記電流はＩ５＜ １７ となる。その結果端子
Ｂ３の充電が進み、電１ＭＶｃｃとの差がＭ ＯＳ Ｆ
’ Ｅ Ｔ Ｏ５のしきい値ｖｔｈに近ずくと端子Ａ、
の充電は止まってＭＯＳ Ｆ Ｅ Ｔ Ｑ ３がオンす
ることなく端子Ｂ３は電流Ｉ７のみで充電されてＶｃｃ
レベルになる。 しかし本実施例では、上述のようにＭ ＯＳ ＦＥＴＯ
５のしきい値Ｖｔｈ ｋ常時オン型にイメーン杓込みす
るため、ｈ４０ｓ Ｆ ＥＴＱ７ ｒ：ｆ、Ａ−ンする
ことがなく、雑音による上記のようなＴ５１１７の事態
を生じることなく常に安定したレベル設定動作を実行す
る。１ 以」二
Claims (1)
- （１）半導体基板上に複数のＮチャンネルＭＯ８ＦＥＴ
とＰチャンネルＭＯ５ＦＥＴとを構成してなる０ＭＯ５
ＦＥＴ 集積回路において、同一フォトマスク使用によ
るイオン打ち込みによりＮチャンネルＭＯ５ＦＥＴとＰ
チャンネルＭＯ５ＦＥＴのしきい値電圧を制御して、Ｎ
チャンネルＭＯ５ＦＥＴとＰチャンネルＭＯＳ Ｆ Ｅ
Ｔのいずれか一方のＭＯＳＦＥＴを選択的に常時オフ型
のＭＯＳＦＥＴとし、他方のＭＯＳＦＥＴを選択的に常
時オン型のＭＯＳＦＥＴとしてなるＣＭＯ５ＦＥＴ集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076394A JPS59201460A (ja) | 1983-04-30 | 1983-04-30 | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 |
| US07/006,309 US4740714A (en) | 1983-04-30 | 1987-01-15 | Enhancement-depletion CMOS circuit with fixed output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076394A JPS59201460A (ja) | 1983-04-30 | 1983-04-30 | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201460A true JPS59201460A (ja) | 1984-11-15 |
| JPH0315350B2 JPH0315350B2 (ja) | 1991-02-28 |
Family
ID=13604086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076394A Granted JPS59201460A (ja) | 1983-04-30 | 1983-04-30 | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4740714A (ja) |
| JP (1) | JPS59201460A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6491221A (en) * | 1987-09-30 | 1989-04-10 | Sharp Kk | Connecting circuit for precharging bus |
| JPH0732200B2 (ja) * | 1990-11-15 | 1995-04-10 | 株式会社東芝 | スタティック型メモリセル |
| US5475242A (en) * | 1991-09-24 | 1995-12-12 | Small Power Communication Systems Research Laboratories Co., Ltd. | Notched insulation gate static induction transistor integrated circuit |
| US5278467A (en) * | 1992-07-14 | 1994-01-11 | Intel Corporation | Self-biasing input stage for high-speed low-voltage communication |
| JP3184065B2 (ja) * | 1994-07-25 | 2001-07-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置及び電子機器 |
| US6040991A (en) * | 1999-01-04 | 2000-03-21 | International Business Machines Corporation | SRAM memory cell having reduced surface area |
| US6586294B1 (en) * | 2002-01-02 | 2003-07-01 | Intel Corporation | Method of fabricating MOSFET transistors with multiple threshold voltages by halo compensation and masks |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128828A (ja) * | 1983-01-12 | 1984-07-25 | Sanyo Electric Co Ltd | インバ−タ回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915668B1 (ja) * | 1969-04-15 | 1974-04-16 | ||
| JPS4991279A (ja) * | 1972-12-29 | 1974-08-31 | ||
| US3958266A (en) * | 1974-04-19 | 1976-05-18 | Rca Corporation | Deep depletion insulated gate field effect transistors |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| US4315781A (en) * | 1980-04-23 | 1982-02-16 | Hughes Aircraft Company | Method of controlling MOSFET threshold voltage with self-aligned channel stop |
| US4461965A (en) * | 1980-08-18 | 1984-07-24 | National Semiconductor Corporation | High speed CMOS sense amplifier |
| JPS5845695A (ja) * | 1981-09-10 | 1983-03-16 | Nec Corp | 絶縁ゲ−ト型記憶回路 |
| US4496857A (en) * | 1982-11-01 | 1985-01-29 | International Business Machines Corporation | High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels |
-
1983
- 1983-04-30 JP JP58076394A patent/JPS59201460A/ja active Granted
-
1987
- 1987-01-15 US US07/006,309 patent/US4740714A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128828A (ja) * | 1983-01-12 | 1984-07-25 | Sanyo Electric Co Ltd | インバ−タ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315350B2 (ja) | 1991-02-28 |
| US4740714A (en) | 1988-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07105448B2 (ja) | Ｍｏｓ型集積回路 | |
| JPS58151124A (ja) | レベル変換回路 | |
| EP0346898B1 (en) | Power supply switching circuit | |
| JPS59201460A (ja) | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 | |
| JPS6051023A (ja) | 論理レベル変換回路 | |
| JPH08181600A (ja) | レベルシフト回路 | |
| JP2000196436A (ja) | 半導体集積回路装置の入出力回路 | |
| JPH05288782A (ja) | 高電位検知回路 | |
| JPH09205148A (ja) | 半導体集積回路装置 | |
| JPS6278915A (ja) | 半導体集積回路装置 | |
| JPS58120321A (ja) | 入力回路 | |
| JP4296242B2 (ja) | オプション設定回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JPS63132527A (ja) | Ｃｍｏｓ論理回路 | |
| JPH08107344A (ja) | Ｃｍｏｓ出力回路 | |
| JPS62194736A (ja) | 半導体集積回路 | |
| JPS63231278A (ja) | 相補型ｍｏｓトランジスタよりなるテスト回路 | |
| JPH0349210B2 (ja) | ||
| JPS6025323A (ja) | 半導体集積回路 | |
| JPS6236848A (ja) | 半導体集積回路の内部電源電圧発生回路 | |
| JPH066623Y2 (ja) | シユミツト回路 | |
| JPH0198318A (ja) | 入力バッファ回路 | |
| JPS60117820A (ja) | 入力回路 | |
| JPH01162414A (ja) | 出力回路 | |
| JPS5990426A (ja) | ３ステ−トバツフア回路 |