JPH04273359A - バス回路 - Google Patents

バス回路

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JPH04273359A
JPH04273359A JP3379991A JP3379991A JPH04273359A JP H04273359 A JPH04273359 A JP H04273359A JP 3379991 A JP3379991 A JP 3379991A JP 3379991 A JP3379991 A JP 3379991A JP H04273359 A JPH04273359 A JP H04273359A
Authority
JP
Japan
Prior art keywords
circuits
circuit
logic
data
bus line
Prior art date
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Pending
Application number
JP3379991A
Other languages
English (en)
Inventor
Mikio Kiyono
清野　幹雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバス回路に関する。
【０００２】
【従来の技術】従来のバス回路は、複数の論理回路を共
通の回路に接続し、これを駆動力の高いバスドライバー
で駆動している。
【０００３】
【発明が解決しようとする課題】従来のバス回路は、バ
スラインの容量に加えて、バスラインに接続された複数
の論理回路が大きな負荷となっている。論理回路はその
規模が大きい程、大きな容量性負荷となっていまう。こ
の為、バス回路能力の高いバスドライバーで駆動しても
その性能は限定されていまう。特に半導体集積回路内の
バスではこのような性能に対する限界が大きな欠点とな
る。
【０００４】
【課題を解決するための手段】本発明のバス回路は、バ
スラインと複数の論理回路を接続する複数のアナログス
イッチと、前記複数のアナログスイッチを制御するデコ
ーダ回路とを含んで構成される。
【０００５】
【実施例】本発明において図面を参照して説明する。図
１は本発明の一実施例を示す回路図である。論理回路３
，５，７，９はそれぞれアナログスイッチ２，４，６，
８を介してバスライン１に接続されている。アナログス
イッチ２，４，６，８はデコーダ回路１０でその開閉が
制御される。
【０００６】論理回路３と論理回路７とがデータ交換を
行う論理動作を実行する時、その命令結果はデコーダ回
路１０でデコードされてアナログスイッチ２とアナログ
スイッチ６とが閉じられる。即ちバスライン１には論理
回路３と論理回路７だけが接続される。論理回路５と論
理回路９とがデータ交換を行う場合も同様にして両論理
回路のみがバスライン１に接続される。
【０００７】
【発明の効果】以上説明したように本発明はデータ交換
を行なう論理回路のみをバスランインに接続する。従っ
て、論理動作が必要とされない論理回路はバスラインか
ら切り離されることによってデータを送出する論理回路
に対する負荷を小さくすることが出来、性能の向上を計
ることが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【符号の説明】 １　　　　バスライン ２，４，６，８　　　　アナログスイッチ３，５，７，
９　　　　論理回路 １０　　　　デコーダ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　バスラインと複数の論理回路をと接続
    する複数のアナログスイッチと、前記複数のアナログス
    イッチを制御するデコーダ回路を含むことを特徴とした
    バス回路。
JP3379991A 1991-02-28 1991-02-28 バス回路 Pending JPH04273359A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007034479A (ja) * 2005-07-25 2007-02-08 Nec Corp 稼働系装置、待機系装置、稼働・待機システム、稼働系制御方法、待機系制御方法、および、稼働系・待機系制御方法
JP2007115286A (ja) * 1997-07-02 2007-05-10 Cypress Semiconductor Corp バスインタフェースシステム及びその方法

Citations (2)

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JPS5563416A (en) * 1978-11-08 1980-05-13 Hitachi Ltd Input and output bus disconnection system for electronic computer
JPS62260256A (ja) * 1986-05-06 1987-11-12 Nec Corp インタフエ−ス切替回路

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Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970408