JPH04276876A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に各種のマシンサイクルの組合せでシステム動作
が規定されるマイクロプロセッサに関する。

【０００２】

【従来の技術】従来のマイクロプロセッサ（以下ＣＰＵ
と称す）は、命令で動作するが、各命令はマシンサイク
ルという各種の動作を複数組合せて１つの機能をはたし
ていた。例えば、ＣＰＵ外部よりデータを読み出すメモ
リリードサイクル、又メモリに書き込むメモリライトサ
イクルというように、１つの機能別にマシンサイクルが
設定されていた。

【０００３】図３にメモリリードサイクル、メモリ・ラ
イトサイクル（以下それぞれ、リードサイクル，ライト
サイクルと称す）を示す。ＣＰＵは周期Ｔのクロック（
以下システムクロックと称す）で動作しているとすると
、リードサイクルはクロックＴ１にアドレスが出力し、
Ｔ１の中間のクロックの立下り（図中Ｃ）でリード信号
ＲＤが出される。これらの信号は外部に出力され、デー
タのリード動作が行なわれる。

【０００４】同様に、ライトサイクルでは、アドレスが
リードサイクルと同タイミングで出力され、Ｔ２の中間
の立下り（図中Ｄ）でライト信号ＷＲが出力されデータ
のライト動作が行なわれる。

【０００５】以上の様に、従来のＣＰＵはシステムクロ
ックの立上り、立下りに同期して各制御信号が出され、
システムクロックの同期Ｔにより、各制御信号の出力タ
イミングが規定されており、図中Ａ，Ｂのように、アド
レス出力からＲＤ信号又はＷＲ信号が出力されるまでの
時間間隔は、システムクロック周期で固定されたものに
なっていた。

【０００６】

【発明が解決しようとする課題】従来のＣＰＵでは各制
御信号の出力タイミングが、１つのシステムクロック周
期に対して１つに固定されてしまい、図３中に示すＡと
Ｂのタイミング部の部分の長さを変更することができな
い。

【０００７】このため、ＣＰＵに外部メモリを接続する
場合、ＲＤ，ＷＲ信号の信号幅は企画上，接続可能であ
っても、前述のタイミング幅が短いために、メモリの規
格を満足せず、システムクロックを遅くして、タイミン
グ幅を確保する使用が必要であった。これは、ＣＰＵの
処理能力向上の障害となっていた。

【０００８】本発明の目的は、システムクロックの周期
を任意に変更することができるマイクロプロセッサを提
供することにある。

【０００９】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、各マシンサイクル別に所定の記憶部をもち、そ
の記憶部にマシンサイクルを構成している各クロックの
周期を指定するデータをストアするマシンサイクル設定
記憶部と、それから取り出された１つのマシンサイクル
指定データを記憶し、所定タイミングで１ビットづつ出
力するシフトレジスタ部と、システムクロック発生部と
、マシンサイクル設定記憶部への指定データを書き込み
を制御し、又、シフトレジスト部の１マシンサイクルの
指定データを出力し、１ビットづつの出力を制御する入
出力制御回路とを備えている。

【００１０】

【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は機能ブロック図，図２はそのタイミ
ングを示す。

【００１１】マシンサイクル設定記憶回路部１は、各マ
シンサイクル毎に記憶部が確保され、マシンサイクルを
構成している。各クロック周期を指定するデータをスト
アする。シフトレジスタ部２はマシンサイクル設定記憶
部から取り出された、１つのマシンサイクルの指定デー
タを記憶し、所定タイミングで１ビットづつ出力し、シ
ステムクロック発生部３は、シフトレジスタ部より出力
されたデータにもとづき、システムクロックの周期を変
更する。入出力制御回路４はマシンサイクル設定記憶部
へマシンサイクル指定データを書き込み、又シフトレジ
スタ部へ１マシンサイクルの指定データを出力し、１ビ
ットづつ出力を制御する。入力データ信号５は、マシン
サイクル設定記憶部へマシンサイクルの指定データを書
き込むときの信号、マシンサイクル指定信号７は、各マ
シンサイクルを指定する信号、基本クロック信号８は、
各動作を制御する信号である。シフトタイミング信号９
は、シフトレジスタ部より１ビットづつデータを取り出
すときの信号、ロード信号１０は所定のマシンサイクル
の指定データをマシンサイクル設定記憶部より、マシン
サイクル指定信号により、シフトレジスタ部にデータを
取り出す、信号であり、前のマシンサイクルの最後のク
ロックタイミングで出力される。システムクロック１１
は、システムクロック発生部により作られる。

【００１２】以下に動作を説明する。ＣＰＵのもつ特殊
命令により、入力データ信号５、書き込み制御信号６が
起動し、データをマシンサイクル設定記憶部１にストア
する。これは全マシンサイクルに対して行なわれる。本
実施例では、１つのマシンサイクルは、５個のクロック
で構成され、各クロックに１ビットの指定データがあり
、“０”のとき、基本クロック信号の２倍の周期（２Ｔ
）、“１”のとき基本クロック信号の４倍の周期（４Ｔ
）を示すものとする。（図２では初めの３クロック（３
ビット）分のみ表示）各マシンサイクルの開始には、マ
シンサイクル指定信号８が入力され、その信号にもとづ
き、所定の指定データが、ロード信号１０のタイミング
でシフトレジスタ部２に出力され、それ以降は、シフト
レジスタ部２内のデータが出力（信号（ｂ））され、そ
のデータでシステムクロック１１が１サイクル作られ、
その１サイクルの信号の最後に、シフトタイミング信号
９が発生し、次のデータが出力される。このデータによ
り、システムクロック１１が作られ、これがくり返され
る。

【００１３】本例では、指定データが“０”→“１”→
“０”とシストレジスタ部より出力され、システムクロ
ックは周期が“２Ｔ”→“４Ｔ”→“２Ｔ”と変化する
。

【００１４】

【発明の効果】以上説明したように本発明は、システム
クロックの周期を１クロックサイクル毎に変更できるた
め、システムクロックにより出力される信号を任意を調
整でき、このため外部に接続するデバイスの制約を解除
でき、ＣＰＵの特性を十分に活用できるという効果を有
する。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１に示した実施例の各部における信号波形図
である。

【図３】従来のＣＰＵのマシンサイクル動作における信
号波形である。

【符号の説明】

１　　　　マシンサイクル設定記憶部 ２　　　　シフトレジスタ部 ３　　　　システムクロック発生部 ４　　　　入出力制御回路 ５　　　　データ入力信号 ６　　　　書き込み制御信号 ７　　　　マシンサイクル指定信号 ８　　　　基本クロック信号 ９　　　　シフトタイミング信号 １０　　　　ロード信号 １１　　　　システムクロック １２　　　　フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　各マシンシサイクル周期を指定するデ
   ータをストアするマシンサイクル設定記憶部と、前記マ
   シンサイクル設定記憶部から取り出された１つのマシン
   サイクルの指定データを記憶し所定タイミングで１ビッ
   トづつ出力するシフトレジスタ部と、前記シフトレジス
   タ部より出力されるデータに基づき各マシンサイクルの
   クロック周期を変更するシステムクロック発生部と、前
   記マシンサイクル設定記憶部に対する命令により、クロ
   ック周期指定データを書き込む制御及びシフトレジスタ
   部へ１つのマシンサイクルの指定データを出力し１ビッ
   トづつの出力を制御する入出力制御回路とを備えること
   を特徴とするマイクロプロセッサ。
2. 【請求項２】　　前記システムクロック発生部が複数の
   フリップフロップから構成されていることを特徴とする
   請求項１記載のマイクロプロセッサ。