JPH0427694B2 - - Google Patents
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- Publication number
- JPH0427694B2 JPH0427694B2 JP56124869A JP12486981A JPH0427694B2 JP H0427694 B2 JPH0427694 B2 JP H0427694B2 JP 56124869 A JP56124869 A JP 56124869A JP 12486981 A JP12486981 A JP 12486981A JP H0427694 B2 JPH0427694 B2 JP H0427694B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- wiring
- conductivity type
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
従来半導体集積回路においては所定の回路素子
が形成された半導体基体上に絶縁層が形成され、
その絶縁層上にアルミニウム等の金属層を、ある
いはこの絶縁層の開孔内にシリコン等の半導体層
を蒸着、スパツタリング、気相成長等により形成
し、しかる後写真蝕刻法で配線路となるべき部分
の金属層を残し、他の部分を除去することにより
配線を形成していた。
が形成された半導体基体上に絶縁層が形成され、
その絶縁層上にアルミニウム等の金属層を、ある
いはこの絶縁層の開孔内にシリコン等の半導体層
を蒸着、スパツタリング、気相成長等により形成
し、しかる後写真蝕刻法で配線路となるべき部分
の金属層を残し、他の部分を除去することにより
配線を形成していた。
従来この半導体装置では少なくとも配線路を形
成してから封止するまでの製造工程に於いて配線
路の側面が露出しており、さらに装置完成後も配
線路上を被覆する絶縁層を有しないものは勿論、
絶縁層を有するものでも熱酸化法以外では完全に
強固で緻密な絶縁層が得難い為、この配線路の側
面から汚れが侵入し素子の安定性を損ね、半導体
装置の信頼性が低下した。
成してから封止するまでの製造工程に於いて配線
路の側面が露出しており、さらに装置完成後も配
線路上を被覆する絶縁層を有しないものは勿論、
絶縁層を有するものでも熱酸化法以外では完全に
強固で緻密な絶縁層が得難い為、この配線路の側
面から汚れが侵入し素子の安定性を損ね、半導体
装置の信頼性が低下した。
また多結晶シリコンの選択酸化によつて配線層
を作ることも提案されているが（特願昭45−
63338号、特公昭49−32635号）、選択酸化後の多
結晶シリコン配線層の導電度については何ら配慮
されておらず、また半導体基板内の素子領域と多
結晶シリコン配線層の導電形との関係についても
考慮されておらず、実用的でないものである。
を作ることも提案されているが（特願昭45−
63338号、特公昭49−32635号）、選択酸化後の多
結晶シリコン配線層の導電度については何ら配慮
されておらず、また半導体基板内の素子領域と多
結晶シリコン配線層の導電形との関係についても
考慮されておらず、実用的でないものである。
この発明の目的は信頼性の高い配線・電極構造
を有する実用的な半導体装置の製造方法を提供す
るにある。
を有する実用的な半導体装置の製造方法を提供す
るにある。
本発明の特徴は、第１の導電型の半導体基板に
該第１の導電型とは逆の導電型の第２の導電型の
第１の不純物領域が形成された該半導体基板上に
該第１の不純物領域が一部露出する開孔を有する
絶縁層を形成する工程と、前記開孔内および前記
絶縁層上に連続的に不純物が導入されていない半
導体層を形成する工程と、前記半導体層上にシリ
コン窒化膜を選択的に形成する工程と、熱酸化す
ることにより前記シリコン窒化膜に被われていな
い前記半導体層を酸化物層に変換する工程と、残
余せる半導体層の上面より前記第２の導電型の不
純物を該半導体層および前記開孔を通して前記半
導体基板に導入して前記第１の不純物領域に接続
する該第２の導電型の第２の不純物領域を該開孔
下の該半導体基板に形成する工程とを含む半導体
装置の製造方法にある。
該第１の導電型とは逆の導電型の第２の導電型の
第１の不純物領域が形成された該半導体基板上に
該第１の不純物領域が一部露出する開孔を有する
絶縁層を形成する工程と、前記開孔内および前記
絶縁層上に連続的に不純物が導入されていない半
導体層を形成する工程と、前記半導体層上にシリ
コン窒化膜を選択的に形成する工程と、熱酸化す
ることにより前記シリコン窒化膜に被われていな
い前記半導体層を酸化物層に変換する工程と、残
余せる半導体層の上面より前記第２の導電型の不
純物を該半導体層および前記開孔を通して前記半
導体基板に導入して前記第１の不純物領域に接続
する該第２の導電型の第２の不純物領域を該開孔
下の該半導体基板に形成する工程とを含む半導体
装置の製造方法にある。
かかる本発明の製造方法によれば、熱酸化工程
後に不純物を導入するから、半導体層による電
極、配線路を所定の低抵抗値にすることができ
る。
後に不純物を導入するから、半導体層による電
極、配線路を所定の低抵抗値にすることができ
る。
すなわち、熱酸化工程前に半導体層に含まれる
不純物量は熱酸化工程後に初期の値を維持しない
こともあり、また多量の不純物を含有する半導体
層の酸化層は表面保護膜として特性上好ましくな
い場合もあるが、本発明では熱酸化後に不純物を
導入するので所望の導電率を得ることができる。
また電極・配線路としての形状決定後に不純物を
導入するのでそれとコンタクトして形成される基
板内の素子領域の導電型と同じ導電型を自由に選
択できる。さらに熱酸化後に導入する不純物はこ
の半導体層を通して半導体基板へ所定の不純物領
域を形成することができる。又、開孔を通しての
不純物の導入により第２の不純物領域を形成する
から、第１の不純物領域との接続が確実のものと
なる。
不純物量は熱酸化工程後に初期の値を維持しない
こともあり、また多量の不純物を含有する半導体
層の酸化層は表面保護膜として特性上好ましくな
い場合もあるが、本発明では熱酸化後に不純物を
導入するので所望の導電率を得ることができる。
また電極・配線路としての形状決定後に不純物を
導入するのでそれとコンタクトして形成される基
板内の素子領域の導電型と同じ導電型を自由に選
択できる。さらに熱酸化後に導入する不純物はこ
の半導体層を通して半導体基板へ所定の不純物領
域を形成することができる。又、開孔を通しての
不純物の導入により第２の不純物領域を形成する
から、第１の不純物領域との接続が確実のものと
なる。
次に第１図に本発明と関係の深い技術を示す。
第１図において同一符号は同一のものを表わ
し、Ｎ型単結晶シリコン基体１の素子形成区域内
の一主表面にｐ型の拡散領域であるソース領域２
とドレイン領域３とが形成される。これ等領域が
形成されて基体１の主平面上に熱酸化により二酸
化シリコン層４が形成される。この二酸化シリコ
ン層は素子形成区域外は厚いフイールド層であ
り、素子形成区域内ではうすい層となる。ソース
領域２とドレイン領域３とにオーミツクな接蝕を
取る為に標準の写真蝕刻法によるマスクとエツチ
ング技術を用いて二酸化シリコン層４中に第１図
Ａに示すように開孔を穿つた後、この上に約１ミ
クロンのＰ型シリコン層５を蒸着、スパツタリン
グ、気相成長等により形成した。次にこの上に非
酸化性絶縁膜としてシリコン窒化膜６を気相成長
により形成した後、標準の写真蝕刻法により配線
路となるべきシリコン層５上のシリコン窒化膜６
を除いて他の部分を除去した。
し、Ｎ型単結晶シリコン基体１の素子形成区域内
の一主表面にｐ型の拡散領域であるソース領域２
とドレイン領域３とが形成される。これ等領域が
形成されて基体１の主平面上に熱酸化により二酸
化シリコン層４が形成される。この二酸化シリコ
ン層は素子形成区域外は厚いフイールド層であ
り、素子形成区域内ではうすい層となる。ソース
領域２とドレイン領域３とにオーミツクな接蝕を
取る為に標準の写真蝕刻法によるマスクとエツチ
ング技術を用いて二酸化シリコン層４中に第１図
Ａに示すように開孔を穿つた後、この上に約１ミ
クロンのＰ型シリコン層５を蒸着、スパツタリン
グ、気相成長等により形成した。次にこの上に非
酸化性絶縁膜としてシリコン窒化膜６を気相成長
により形成した後、標準の写真蝕刻法により配線
路となるべきシリコン層５上のシリコン窒化膜６
を除いて他の部分を除去した。
更に熱酸化を行なうことにより、第１図Ｂに示
すようにシリコン窒化膜６で被われている部分を
除いて他の部分のシリコン層５を二酸化シリコン
層１０に変えて残つたシリコン層５よりなる配線
路（ソース電極７、ゲート電極８、ドレイン電極
９）を形成した。この二酸化シリコン層１０の厚
さは約2.4ミクロンであつたのでその1.4ミクロン
をエツチングで除いて二酸化シリコン層１０及び
配線路７，８，９を同一表面としてからシリコン
窒化膜６を除去した。次に熱酸化して、第１図Ｃ
に示すように半導体装置表面を二酸化シリコン１
１で被覆した。このように素子領域に接続されフ
イールド絶縁膜上を延在する半導体層の電極配線
となる。
すようにシリコン窒化膜６で被われている部分を
除いて他の部分のシリコン層５を二酸化シリコン
層１０に変えて残つたシリコン層５よりなる配線
路（ソース電極７、ゲート電極８、ドレイン電極
９）を形成した。この二酸化シリコン層１０の厚
さは約2.4ミクロンであつたのでその1.4ミクロン
をエツチングで除いて二酸化シリコン層１０及び
配線路７，８，９を同一表面としてからシリコン
窒化膜６を除去した。次に熱酸化して、第１図Ｃ
に示すように半導体装置表面を二酸化シリコン１
１で被覆した。このように素子領域に接続されフ
イールド絶縁膜上を延在する半導体層の電極配線
となる。
第２図は本発明の実施例を示す断面図であり、
第１図の工程と同様に熱酸化工程によつてシリコ
ン層を選択的に酸化して電極配線路７，８，９を
形成した後この配線路の抵抗を下げる為に不純物
の導入を行うものである。単結晶シリコン基体１
中の拡散領域（ソース領域２、ドレイン領域３）
上の絶縁層４中に開孔を穿つた際に、この開孔の
位置が完全に領域２，３上内に入つていず多少は
み出していても、配線路７，８，９の抵抗を下げ
る為の拡散を行う時に、単結晶シリコン基体１中
にも不純物が拡散して領域１７，１８が出来、こ
れ等領域１７，１８が首尾よくオーミツクな接蝕
が取れた。このため本発明の半導体装置の配線で
は拡散領域と配線路とのオーミツクな接蝕を取る
為の位置決定の余裕度が大きくなり、又拡散領域
の面積が必要最小限に小さく出来、配線路の抵抗
を制御性よく低い値とするとこができ、また配線
路下の半導体基板に不純物領域が所定の値に形成
されることとなる。
第１図の工程と同様に熱酸化工程によつてシリコ
ン層を選択的に酸化して電極配線路７，８，９を
形成した後この配線路の抵抗を下げる為に不純物
の導入を行うものである。単結晶シリコン基体１
中の拡散領域（ソース領域２、ドレイン領域３）
上の絶縁層４中に開孔を穿つた際に、この開孔の
位置が完全に領域２，３上内に入つていず多少は
み出していても、配線路７，８，９の抵抗を下げ
る為の拡散を行う時に、単結晶シリコン基体１中
にも不純物が拡散して領域１７，１８が出来、こ
れ等領域１７，１８が首尾よくオーミツクな接蝕
が取れた。このため本発明の半導体装置の配線で
は拡散領域と配線路とのオーミツクな接蝕を取る
為の位置決定の余裕度が大きくなり、又拡散領域
の面積が必要最小限に小さく出来、配線路の抵抗
を制御性よく低い値とするとこができ、また配線
路下の半導体基板に不純物領域が所定の値に形成
されることとなる。
上述の実施例は単に例示の為のものであつて、
本発明はこれ等に限定されるもので無く、例えば
上記実施例では絶縁ゲート型電界効果トランジス
タに本発明を適用したが、一般に電界効果型半導
体装置、電界効果型半導体集積回路装置等のユニ
ポーラ型半導体装置やバイポーラ型半導体装置
等、いわゆるプレーナ型半導体装置の何れにでも
適用可能である。又単結晶シリコンの代りに、ゲ
ルマニウム、ガリウム砒素等の半導体材料を用い
ることが出来、絶縁層４としては熱酸化による二
酸化シリコンの代りに熱酸化、蒸着、スパツタリ
ング、気相成長等により形成した一酸化シリコ
ン、二酸化シリコン、シリコン窒化膜、アルミ
ナ、リンガラス等を用いることも出来る。更に配
線層として用いるシリコン層の代りにゲルマニウ
ム、ガリウム砒素等の半導体層を蒸着、スパツタ
リング、気相成長等により形成したものを用いる
ことも出来る。又半導体装置各部の寸法や導電型
の選定も自由である。更に本発明の配線構造と従
来の配線構造とを一つの半導体装置内で部分的に
組み合わせて用いることも可能である。また実施
例のシリコン配線層に対して表面絶縁膜１１に設
けた開孔を介してアルミニウム配線路をコンタク
トさせて多層構造としたり、同様の開孔を介して
シリコン層の選択酸化による配線層を設けて多層
配線とすることもできる。
本発明はこれ等に限定されるもので無く、例えば
上記実施例では絶縁ゲート型電界効果トランジス
タに本発明を適用したが、一般に電界効果型半導
体装置、電界効果型半導体集積回路装置等のユニ
ポーラ型半導体装置やバイポーラ型半導体装置
等、いわゆるプレーナ型半導体装置の何れにでも
適用可能である。又単結晶シリコンの代りに、ゲ
ルマニウム、ガリウム砒素等の半導体材料を用い
ることが出来、絶縁層４としては熱酸化による二
酸化シリコンの代りに熱酸化、蒸着、スパツタリ
ング、気相成長等により形成した一酸化シリコ
ン、二酸化シリコン、シリコン窒化膜、アルミ
ナ、リンガラス等を用いることも出来る。更に配
線層として用いるシリコン層の代りにゲルマニウ
ム、ガリウム砒素等の半導体層を蒸着、スパツタ
リング、気相成長等により形成したものを用いる
ことも出来る。又半導体装置各部の寸法や導電型
の選定も自由である。更に本発明の配線構造と従
来の配線構造とを一つの半導体装置内で部分的に
組み合わせて用いることも可能である。また実施
例のシリコン配線層に対して表面絶縁膜１１に設
けた開孔を介してアルミニウム配線路をコンタク
トさせて多層構造としたり、同様の開孔を介して
シリコン層の選択酸化による配線層を設けて多層
配線とすることもできる。
第１図は本発明に関係のある技術の製造工程を
示す断面模型図、第２図は本発明の実施例を示す
断面模型図である。 １……半導体基体、２……ソース領域、３……
ドレイン領域、４……絶縁層、５……半導体層、
７，８，９……配線、１０……熱酸化絶縁物。
示す断面模型図、第２図は本発明の実施例を示す
断面模型図である。 １……半導体基体、２……ソース領域、３……
ドレイン領域、４……絶縁層、５……半導体層、
７，８，９……配線、１０……熱酸化絶縁物。
Claims (1)
- １ 第１の導電型の半導体基板に該第１の導電型
とは逆の導電型の第２の導電型の第１の不純物領
域が形成された該半導体基板上に該第１の不純物
領域が一部露出する開孔を有する絶縁層を形成す
る工程と、前記開孔内および前記絶縁層上に連続
的に不純物が導入されていない半導体層を形成す
る工程と、前記半導体層上にシリコン窒化膜を選
択的に形成する工程と、熱酸化することにより前
記シリコン窒化膜に被われていない前記半導体層
を酸化物層に変換する工程と、残余せる半導体層
の上面より前記第２の導電型の不純物を該半導体
層および前記開孔を通して前記半導体基板に導入
して前記第１の不純物領域に接続する該第２の導
電型の第２の不純物領域を該開孔下の該半導体基
板に形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124869A JPS5799781A (en) | 1981-08-10 | 1981-08-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124869A JPS5799781A (en) | 1981-08-10 | 1981-08-10 | Manufacture of semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP654177A Division JPS5284989A (en) | 1977-01-24 | 1977-01-24 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799781A JPS5799781A (en) | 1982-06-21 |
| JPH0427694B2 true JPH0427694B2 (ja) | 1992-05-12 |
Family
ID=14896105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124869A Granted JPS5799781A (en) | 1981-08-10 | 1981-08-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799781A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932635A (ja) * | 1972-07-21 | 1974-03-25 |
-
1981
- 1981-08-10 JP JP56124869A patent/JPS5799781A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799781A (en) | 1982-06-21 |
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