JPH04278712A - 波形整形回路 - Google Patents
波形整形回路Info
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- JPH04278712A JPH04278712A JP4148191A JP4148191A JPH04278712A JP H04278712 A JPH04278712 A JP H04278712A JP 4148191 A JP4148191 A JP 4148191A JP 4148191 A JP4148191 A JP 4148191A JP H04278712 A JPH04278712 A JP H04278712A
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- 230000005669 field effect Effects 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 abstract description 4
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- 230000014509 gene expression Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
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- 102220015875 rs6734111 Human genes 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は波形整形回路に関し、特
に、ガリウム砒素ＩＣ等によるディジタルＩＣに用いら
れる波形整形回路に関する。
に、ガリウム砒素ＩＣ等によるディジタルＩＣに用いら
れる波形整形回路に関する。
【０００２】
【従来の技術】従来のこの種の波形整形回路の一例の回
路図が、図２に示される。図２において、電源端子６３
に共通接続された抵抗１４および１５の各他端には、そ
れぞれ一対の電界効果トランジスタ９、１０および１１
、１２のドレインが接続され、これらの電界効果トラン
ジスタ９、１０および１１、１２の共通ドレインには、
出力部として、それぞれ出力端子６１および６２が接続
されている。また、電界効果トランジスタ９、１０、１
１および１２のソースは、電界効果トランジスタ１３の
ドレインに共通接続されており、電界効果トランジスタ
１３のゲートおよびソースは、電源端子６４に共通接続
されている。
路図が、図２に示される。図２において、電源端子６３
に共通接続された抵抗１４および１５の各他端には、そ
れぞれ一対の電界効果トランジスタ９、１０および１１
、１２のドレインが接続され、これらの電界効果トラン
ジスタ９、１０および１１、１２の共通ドレインには、
出力部として、それぞれ出力端子６１および６２が接続
されている。また、電界効果トランジスタ９、１０、１
１および１２のソースは、電界効果トランジスタ１３の
ドレインに共通接続されており、電界効果トランジスタ
１３のゲートおよびソースは、電源端子６４に共通接続
されている。
【０００３】ここで、抵抗１４および１５と、２組の対
を成している電界効果トランジスタ９、１２および１０
、１１は、それぞれ同一特性を有するように回路設計が
なされており、抵抗１４および１５の抵抗値をＲ１４お
よびＲ１５とし、電界効果トランジスタ９、１０、１１
および１２のゲート幅をＷ９ 、Ｗ１０、Ｗ１１および
Ｗ１２とすると、Ｒ１４＝Ｒ１５、Ｗ９ ＝Ｗ１２、Ｗ
１０＝Ｗ１１として設計されているものとする。
を成している電界効果トランジスタ９、１２および１０
、１１は、それぞれ同一特性を有するように回路設計が
なされており、抵抗１４および１５の抵抗値をＲ１４お
よびＲ１５とし、電界効果トランジスタ９、１０、１１
および１２のゲート幅をＷ９ 、Ｗ１０、Ｗ１１および
Ｗ１２とすると、Ｒ１４＝Ｒ１５、Ｗ９ ＝Ｗ１２、Ｗ
１０＝Ｗ１１として設計されているものとする。
【０００４】このようにして構成された従来の波形整形
回路においては、入力端子５９および６０に対して、そ
れぞれ正相および逆相の入力信号が入力されると、出力
端子６１および６２からは、それぞれ増幅された逆相お
よび正相の信号が出力される。従って、入力端子５９お
よび６０に、それぞれ“Ｈ”レベルおよび“Ｌ”レベル
の信号が入力される場合には、ゲートが入力端子５９に
接続されている電界効果トランジスタ９および１１のゲ
ートには“Ｈ”レベルの信号が入力されため、それぞれ
ドレイン・ソース間電流ｉ９ およびｉ１１が流れる。 他方、ゲートが入力端子６０に接続される電界効果トラ
ンジスタ１０および１２のゲートには“Ｌ”レベルの信
号が入力されるためカットオフ状態となり、電流は流れ
ない。この場合、抵抗１４および１５の抵抗値がＲ１４
およびＲ１５であるため、出力端子６１の出力レベルは
ｉ９ ×Ｒ１４となり、また、出力端子６２の出力レベ
ルはｉ１１×Ｒ１５となる。
回路においては、入力端子５９および６０に対して、そ
れぞれ正相および逆相の入力信号が入力されると、出力
端子６１および６２からは、それぞれ増幅された逆相お
よび正相の信号が出力される。従って、入力端子５９お
よび６０に、それぞれ“Ｈ”レベルおよび“Ｌ”レベル
の信号が入力される場合には、ゲートが入力端子５９に
接続されている電界効果トランジスタ９および１１のゲ
ートには“Ｈ”レベルの信号が入力されため、それぞれ
ドレイン・ソース間電流ｉ９ およびｉ１１が流れる。 他方、ゲートが入力端子６０に接続される電界効果トラ
ンジスタ１０および１２のゲートには“Ｌ”レベルの信
号が入力されるためカットオフ状態となり、電流は流れ
ない。この場合、抵抗１４および１５の抵抗値がＲ１４
およびＲ１５であるため、出力端子６１の出力レベルは
ｉ９ ×Ｒ１４となり、また、出力端子６２の出力レベ
ルはｉ１１×Ｒ１５となる。
【０００５】ここで、電界効果トランジスタ９、１０、
１１および１２のゲート幅が、下記の条件式の関係にお
いて設計されているものとする。
１１および１２のゲート幅が、下記の条件式の関係にお
いて設計されているものとする。
【０００６】Ｗ９ ＝Ｗ１２＞Ｗ１０＝Ｗ１１ 一般
に、電界効果トランジスタのドレイン・ソース間電流は
、ゲート幅に比例するので、出力端子６１からは“Ｌ”
レベル、出力端子６２からは“Ｈ”レベルが出力される
。入力端子５９および６０に、それぞれ“Ｌ”レベルお
よび“Ｈ”レベルが入力された場合には、電界効果トラ
ンジスタ１０および１２のドレイン・ソース間電流ｉ１
０およびｉ１２は流れるが、電界効果トランジスタ９お
よび１１におけるドレイン・ソース間電流が流れないの
で、出力端子６１および６２からは、ｉ１０×Ｒ１４（
“Ｈ”レベル）およびｉ１２×Ｒ１５（“Ｌ”レベル）
が出力される。
に、電界効果トランジスタのドレイン・ソース間電流は
、ゲート幅に比例するので、出力端子６１からは“Ｌ”
レベル、出力端子６２からは“Ｈ”レベルが出力される
。入力端子５９および６０に、それぞれ“Ｌ”レベルお
よび“Ｈ”レベルが入力された場合には、電界効果トラ
ンジスタ１０および１２のドレイン・ソース間電流ｉ１
０およびｉ１２は流れるが、電界効果トランジスタ９お
よび１１におけるドレイン・ソース間電流が流れないの
で、出力端子６１および６２からは、ｉ１０×Ｒ１４（
“Ｈ”レベル）およびｉ１２×Ｒ１５（“Ｌ”レベル）
が出力される。
【０００７】なお、図４に、上記の従来例における、入
力電圧に対応する電流ｉ９ およびｉ１０と、抵抗１４
に流れる電流ｉ１４の関係を示す。
力電圧に対応する電流ｉ９ およびｉ１０と、抵抗１４
に流れる電流ｉ１４の関係を示す。
【０００８】
【発明が解決しようとする課題】上述した従来の波形整
形回路においては、電界効果トランジスタ１０のドレイ
ン・ソース間電流ｉ１０をカットすることにより“Ｈ”
レベルを出力するように設定されている場合に比較して
、電界効果トランジスタ９のドレイン・ソース間電流ｉ
９ を流すことにより出力波形のエッジ部分をシャープ
にするように設定されている。しかしながら、図４によ
り明らかなように、電界効果トランジスタ１０のドレイ
ン・ソース間電流ｉ１０を流すことにより、電界効果ト
ランジスタ９のドレイン・ソース間電流ｉ９ に対応す
る高ｇｍ 領域を劣化させてしまうことになるため、結
果的に、立上り波形を劣化させてしまうという欠点があ
る。
形回路においては、電界効果トランジスタ１０のドレイ
ン・ソース間電流ｉ１０をカットすることにより“Ｈ”
レベルを出力するように設定されている場合に比較して
、電界効果トランジスタ９のドレイン・ソース間電流ｉ
９ を流すことにより出力波形のエッジ部分をシャープ
にするように設定されている。しかしながら、図４によ
り明らかなように、電界効果トランジスタ１０のドレイ
ン・ソース間電流ｉ１０を流すことにより、電界効果ト
ランジスタ９のドレイン・ソース間電流ｉ９ に対応す
る高ｇｍ 領域を劣化させてしまうことになるため、結
果的に、立上り波形を劣化させてしまうという欠点があ
る。
【０００９】また、この場合、上記の欠点を除去する方
法として、図２における２組の対を成す電界効果トラン
ジスタ９、１２および１０、１１を、それぞれ深いＶＴ
および浅いＶＴ に設定することが考えられるが、二
つのＶＴ 値の電界効果トランジスタを製造し利用する
面において、製造上の歩留りに起因するプロセスのバラ
ツキに対する耐性劣化という欠点がある。
法として、図２における２組の対を成す電界効果トラン
ジスタ９、１２および１０、１１を、それぞれ深いＶＴ
および浅いＶＴ に設定することが考えられるが、二
つのＶＴ 値の電界効果トランジスタを製造し利用する
面において、製造上の歩留りに起因するプロセスのバラ
ツキに対する耐性劣化という欠点がある。
【００１０】
【課題を解決するための手段】本発明の波形整形回路は
、一端が第１の電源に共通接続されるとともに、他端が
、それぞれ個別に第１および第２の出力端子に接続され
る第１および第２の抵抗と、ドレインが前記第１の抵抗
の他端に共通接続されるとともに、ゲートが、それぞれ
個別に第１および第２の入力端子に接続される第１およ
び第２の電界効果トランジスタと、ドレインが前記第２
の抵抗の他端に共通接続されるとともに、ゲートが、そ
れぞれ個別に第１および第２の入力端子に接続される第
３および第４の電界効果トランジスタと、ドレインが前
記第１および第４の電界効果トランジスタのソースに共
通接続され、ゲートが第２の電源に接続されるとともに
、ソースが第４の電源に接続される第５の電界効果トラ
ンジスタと、ドレインが前記第２および第３の電界効果
トランジスタのソースに共通接続され、ゲートが第３の
電源に接続されるとともに、ソースが第４の電源に接続
される第６の電界効果トランジスタと、を備えて構成さ
れる。
、一端が第１の電源に共通接続されるとともに、他端が
、それぞれ個別に第１および第２の出力端子に接続され
る第１および第２の抵抗と、ドレインが前記第１の抵抗
の他端に共通接続されるとともに、ゲートが、それぞれ
個別に第１および第２の入力端子に接続される第１およ
び第２の電界効果トランジスタと、ドレインが前記第２
の抵抗の他端に共通接続されるとともに、ゲートが、そ
れぞれ個別に第１および第２の入力端子に接続される第
３および第４の電界効果トランジスタと、ドレインが前
記第１および第４の電界効果トランジスタのソースに共
通接続され、ゲートが第２の電源に接続されるとともに
、ソースが第４の電源に接続される第５の電界効果トラ
ンジスタと、ドレインが前記第２および第３の電界効果
トランジスタのソースに共通接続され、ゲートが第３の
電源に接続されるとともに、ソースが第４の電源に接続
される第６の電界効果トランジスタと、を備えて構成さ
れる。
【００１１】また、本発明の波形整形回路は、一端が第
１の電源に共通接続されるとともに、他端が、それぞれ
個別に第１および第２の出力端子に接続される第１およ
び第２の抵抗と、ドレインが前記第１の抵抗の他端に共
通接続されるとともに、ゲートが、それぞれ個別に第１
および第２の入力端子に接続される第１および第２の電
界効果トランジスタと、ドレインが前記第２の抵抗の他
端に共通接続されるとともに、ゲートが、それぞれ個別
に第１および第２の入力端子に接続される第３および第
４の電界効果トランジスタと、ドレインが前記第１およ
び第４の電界効果トランジスタのソースに共通接続され
、ゲートおよびソースが第２の電源に接続される第５の
電界効果トランジスタと、ドレインが前記第２および第
３の電界効果トランジスタのソースに共通接続され、ゲ
ートおよびソースが前記第３の電源に接続される第６の
電界効果トランジスタと、を備えて構成してもよい。
１の電源に共通接続されるとともに、他端が、それぞれ
個別に第１および第２の出力端子に接続される第１およ
び第２の抵抗と、ドレインが前記第１の抵抗の他端に共
通接続されるとともに、ゲートが、それぞれ個別に第１
および第２の入力端子に接続される第１および第２の電
界効果トランジスタと、ドレインが前記第２の抵抗の他
端に共通接続されるとともに、ゲートが、それぞれ個別
に第１および第２の入力端子に接続される第３および第
４の電界効果トランジスタと、ドレインが前記第１およ
び第４の電界効果トランジスタのソースに共通接続され
、ゲートおよびソースが第２の電源に接続される第５の
電界効果トランジスタと、ドレインが前記第２および第
３の電界効果トランジスタのソースに共通接続され、ゲ
ートおよびソースが前記第３の電源に接続される第６の
電界効果トランジスタと、を備えて構成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、電源端子
５７に共通接続された抵抗７および８の各他端には、そ
れぞれ一対の電界効果トランジスタ１、２および３、４
のドレインが接続され、これらの電界効果トランジスタ
１、２および３、４の共通ドレインには、出力部として
、それぞれ出力端子５３および５４が接続されている。 また、電界効果トランジスタ１、４のソースは、電界効
果トランジスタ５のドレインに共通接続され、電界効果
トランジスタ２、３のソースは、電界効果トランジスタ
６のドレインに共通接続されている。そして、電界効果
トランジスタ５、６のソースは、電源端子５８に共通接
続され、ベースは、それぞれ電源端子５５および５６に
接続されている。
である。図１に示されるように、本実施例は、電源端子
５７に共通接続された抵抗７および８の各他端には、そ
れぞれ一対の電界効果トランジスタ１、２および３、４
のドレインが接続され、これらの電界効果トランジスタ
１、２および３、４の共通ドレインには、出力部として
、それぞれ出力端子５３および５４が接続されている。 また、電界効果トランジスタ１、４のソースは、電界効
果トランジスタ５のドレインに共通接続され、電界効果
トランジスタ２、３のソースは、電界効果トランジスタ
６のドレインに共通接続されている。そして、電界効果
トランジスタ５、６のソースは、電源端子５８に共通接
続され、ベースは、それぞれ電源端子５５および５６に
接続されている。
【００１４】ここで、前述の従来例の場合と同様に、抵
抗７および８と、２組の対を成している電界効果トラン
ジスタ１、４および２、３と、電界効果トランジスタ５
、６は、それぞれ同一特性を有するように回路設計がな
されており、抵抗７および８の抵抗値をＲ７ およびＲ
８ とし、電界効果トランジスタ１、２、３および４の
ゲート幅をＷ１ 、Ｗ２ 、Ｗ３ およびＷ４ とする
と、Ｒ７ ＝Ｒ８ 、Ｗ１ ＝Ｗ４ 、Ｗ２ ＝Ｗ３
、Ｗ５ ＝Ｗ６ として設計されているものとする。
抗７および８と、２組の対を成している電界効果トラン
ジスタ１、４および２、３と、電界効果トランジスタ５
、６は、それぞれ同一特性を有するように回路設計がな
されており、抵抗７および８の抵抗値をＲ７ およびＲ
８ とし、電界効果トランジスタ１、２、３および４の
ゲート幅をＷ１ 、Ｗ２ 、Ｗ３ およびＷ４ とする
と、Ｒ７ ＝Ｒ８ 、Ｗ１ ＝Ｗ４ 、Ｗ２ ＝Ｗ３
、Ｗ５ ＝Ｗ６ として設計されているものとする。
【００１５】このようにして構成された本発明の波形整
形回路において、電界効果トランジスタ５およに６につ
いては、それぞれのベースに入力される電源が、電源端
子５８に入力される電源と同一電源である場合について
考える。入力端子５１および５２に対して、それぞれ正
相および逆相の入力信号が入力されると、出力端子５３
および５４からは、それぞれ増幅された逆相および正相
の信号が出力される。従って、入力端子５１および５２
に、それぞれ“Ｈ”レベルおよび“Ｌ”レベルの信号が
入力される場合には、ゲートが入力端子５１に接続され
ている電界効果トランジスタ１および３のゲートには“
Ｈ”レベルの信号が入力されため、それぞれドレイン・
ソース間電流ｉ１ およびｉ３ が流れる。他方、ゲー
トが入力端子５２に接続される電界効果トランジスタ２
および４のゲートには“Ｌ”レベルの信号が入力された
めカットオフ状態となり、電流は流れない。この場合、
抵抗７および８の抵抗値がＲ７ およびＲ８ であるた
め、出力端子５３における出力レベルはｉ９ ×Ｒ７
となり、また、出力端子５４の出力レベルはｉ８ ×Ｒ
８ となる。
形回路において、電界効果トランジスタ５およに６につ
いては、それぞれのベースに入力される電源が、電源端
子５８に入力される電源と同一電源である場合について
考える。入力端子５１および５２に対して、それぞれ正
相および逆相の入力信号が入力されると、出力端子５３
および５４からは、それぞれ増幅された逆相および正相
の信号が出力される。従って、入力端子５１および５２
に、それぞれ“Ｈ”レベルおよび“Ｌ”レベルの信号が
入力される場合には、ゲートが入力端子５１に接続され
ている電界効果トランジスタ１および３のゲートには“
Ｈ”レベルの信号が入力されため、それぞれドレイン・
ソース間電流ｉ１ およびｉ３ が流れる。他方、ゲー
トが入力端子５２に接続される電界効果トランジスタ２
および４のゲートには“Ｌ”レベルの信号が入力された
めカットオフ状態となり、電流は流れない。この場合、
抵抗７および８の抵抗値がＲ７ およびＲ８ であるた
め、出力端子５３における出力レベルはｉ９ ×Ｒ７
となり、また、出力端子５４の出力レベルはｉ８ ×Ｒ
８ となる。
【００１６】ここで、電界効果トランジスタ１、２、３
、４、５および６のゲート幅が、下記の条件式の関係に
おいて設計されているものとする。
、４、５および６のゲート幅が、下記の条件式の関係に
おいて設計されているものとする。
【００１７】Ｗ１ ＝Ｗ４ ＞Ｗ２ ＝Ｗ３ 、 Ｗ
５ ＞Ｗ６ 電界効果トランジスタ５および６のゲー
トとソースとを接続した場合、電界効果トランジスタの
ドレイン・ソース間電流は、ゲート幅に比例するので、
出力端子５３からは“Ｌ”レベル、出力端子５４からは
“Ｈ”レベルが出力される。また、入力端子５１および
５２に、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの信
号が入力される場合には、電界効果トランジスタ２およ
び４のドレイン・ソース間電流ｉ２ およびｉ４ は流
れるが、電界効果トランジスタ１および３におけるドレ
イン・ソース間電流が流れないので、出力端子５３およ
び５４からは、ｉ２ ×Ｒ７ （“Ｈ”レベル）および
ｉ４ ×Ｒ８ （“Ｌ”レベル）が出力される。
５ ＞Ｗ６ 電界効果トランジスタ５および６のゲー
トとソースとを接続した場合、電界効果トランジスタの
ドレイン・ソース間電流は、ゲート幅に比例するので、
出力端子５３からは“Ｌ”レベル、出力端子５４からは
“Ｈ”レベルが出力される。また、入力端子５１および
５２に、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの信
号が入力される場合には、電界効果トランジスタ２およ
び４のドレイン・ソース間電流ｉ２ およびｉ４ は流
れるが、電界効果トランジスタ１および３におけるドレ
イン・ソース間電流が流れないので、出力端子５３およ
び５４からは、ｉ２ ×Ｒ７ （“Ｈ”レベル）および
ｉ４ ×Ｒ８ （“Ｌ”レベル）が出力される。
【００１８】本実施例における、入力電圧に対応する電
流ｉ１ 、ｉ２ およびｉ７ の関係が図３に示される
。図３において、Ａ点は、電流ｉ２ が零となる入力電
圧に対応する点であり、また、Ｂ点は、電界効果トラン
ジスタ６のドレイン・ソース電流によって決まる電流値
である。
流ｉ１ 、ｉ２ およびｉ７ の関係が図３に示される
。図３において、Ａ点は、電流ｉ２ が零となる入力電
圧に対応する点であり、また、Ｂ点は、電界効果トラン
ジスタ６のドレイン・ソース電流によって決まる電流値
である。
【００１９】図３より明らかなように、入力電圧に対応
して、電界効果トランジスタ２のドレイン・ソース間電
流ｉ２ の電流値は、図３のグラフ上において左側にシ
フトされ、図３のＡ点においてｉ２ ＝０となる。この
シフト効果は、電界効果トランジスタ６と、電界効果ト
ランジスタ２および３のゲート幅比を適当に設定するこ
とにより実現される。即ち、Ｗ２ ＝Ｗ３ ／Ｗ６ の
値を大きくするとｉ２ の電流値は図３において左側に
シフトされ、小さくすると右側にシフトされる。従って
、このゲート幅比を適当に設定することにより、所望の
ｉ２ の電流値シフト量が設定される。このシフト効果
により、電界効果トランジスタ２のドレイン・ソース間
電流ｉ２ を流すことにより、電界効果トランジスタ１
のドレイン・ソース間電流ｉ１ に対応する高ｇｍ 領
域を劣化させるという欠点は排除される。しかも、この
シフト効果は、一種類のＶＴ 値の電界効果トランジス
タのみを用いて回路構成することにより実現可能である
ため、前述の従来の欠点に対応するＶＴ 値設定に伴な
って派生する欠点をも完全に排除することができる。
して、電界効果トランジスタ２のドレイン・ソース間電
流ｉ２ の電流値は、図３のグラフ上において左側にシ
フトされ、図３のＡ点においてｉ２ ＝０となる。この
シフト効果は、電界効果トランジスタ６と、電界効果ト
ランジスタ２および３のゲート幅比を適当に設定するこ
とにより実現される。即ち、Ｗ２ ＝Ｗ３ ／Ｗ６ の
値を大きくするとｉ２ の電流値は図３において左側に
シフトされ、小さくすると右側にシフトされる。従って
、このゲート幅比を適当に設定することにより、所望の
ｉ２ の電流値シフト量が設定される。このシフト効果
により、電界効果トランジスタ２のドレイン・ソース間
電流ｉ２ を流すことにより、電界効果トランジスタ１
のドレイン・ソース間電流ｉ１ に対応する高ｇｍ 領
域を劣化させるという欠点は排除される。しかも、この
シフト効果は、一種類のＶＴ 値の電界効果トランジス
タのみを用いて回路構成することにより実現可能である
ため、前述の従来の欠点に対応するＶＴ 値設定に伴な
って派生する欠点をも完全に排除することができる。
【００２０】また、電界効果トランジスタ５および６の
ゲートを電源端子４８より切離し、外部から、電界効果
トランジスタ５および６のゲートに、それぞれバイアス
電圧を入力することにより、出力端子５３および５４か
らの出力信号の“Ｈ”レベルおよび“Ｌ”レベルを独立
に微調整することが可能となる。
ゲートを電源端子４８より切離し、外部から、電界効果
トランジスタ５および６のゲートに、それぞれバイアス
電圧を入力することにより、出力端子５３および５４か
らの出力信号の“Ｈ”レベルおよび“Ｌ”レベルを独立
に微調整することが可能となる。
【００２１】
【発明の効果】以上説明したように、本発明は、対を成
す２組の電界効果トランジスタの共通ソースに接続され
る電界効果トランジスタを、それぞれ個別に設けること
により、電界効果トランジスタの高ｇｍ 特性を損なう
ことなく、且つ構成要素の電界効果トランジスタのＶＴ
値の設定に伴なうプロセス上のバラツキによる影響を
排除した波形整形回路を提供することができるという効
果がある。
す２組の電界効果トランジスタの共通ソースに接続され
る電界効果トランジスタを、それぞれ個別に設けること
により、電界効果トランジスタの高ｇｍ 特性を損なう
ことなく、且つ構成要素の電界効果トランジスタのＶＴ
値の設定に伴なうプロセス上のバラツキによる影響を
排除した波形整形回路を提供することができるという効
果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】本発明の一実施例における入力電圧／電流特性
を示す図である。
を示す図である。
【図４】従来例における入力電圧／電流特性を示す図で
ある。
ある。
１〜６，９〜１３ 電界効果トランジスタ７，８
，１４，１５ 抵抗
，１４，１５ 抵抗
Claims (2)
- 【請求項１】 一端が第１の電源に共通接続されると
ともに、他端が、それぞれ個別に第１および第２の出力
端子に接続される第１および第２の抵抗と、ドレインが
前記第１の抵抗の他端に共通接続されるとともに、ゲー
トが、それぞれ個別に第１および第２の入力端子に接続
される第１および第２の電界効果トランジスタと、ドレ
インが前記第２の抵抗の他端に共通接続されるとともに
、ゲートが、それぞれ個別に第１および第２の入力端子
に接続される第３および第４の電界効果トランジスタと
、ドレインが前記第１および第４の電界効果トランジス
タのソースに共通接続され、ゲートが第２の電源に接続
されるとともに、ソースが第４の電源に接続される第５
の電界効果トランジスタと、ドレインが前記第２および
第３の電界効果トランジスタのソースに共通接続され、
ゲートが第３の電源に接続されるとともに、ソースが前
記第４の電源に接続される第６の電界効果トランジスタ
と、を備えることを特徴とする波形整形回路。 - 【請求項２】 一端が第１の電源に共通接続されると
ともに、他端が、それぞれ個別に第１および第２の出力
端子に接続される第１および第２の抵抗と、ドレインが
前記第１の抵抗の他端に共通接続されるとともに、ゲー
トが、それぞれ個別に第１および第２の入力端子に接続
される第１および第２の電界効果トランジスタと、ドレ
インが前記第２の抵抗の他端に共通接続されるとともに
、ゲートが、それぞれ個別に第１および第２の入力端子
に接続される第３および第４の電界効果トランジスタと
、ドレインが前記第１および第４の電界効果トランジス
タのソースに共通接続され、ゲートおよびソースが第２
の電源に接続される第５の電界効果トランジスタと、ド
レインが前記第２および第３の電界効果トランジスタの
ソースに共通接続され、ゲートおよびソースが前記第３
の電源に接続される第６の電界効果トランジスタと、を
備えることを特徴とする波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041481A JP2693869B2 (ja) | 1991-03-07 | 1991-03-07 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041481A JP2693869B2 (ja) | 1991-03-07 | 1991-03-07 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278712A true JPH04278712A (ja) | 1992-10-05 |
| JP2693869B2 JP2693869B2 (ja) | 1997-12-24 |
Family
ID=12609542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041481A Expired - Fee Related JP2693869B2 (ja) | 1991-03-07 | 1991-03-07 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693869B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171007A (ja) * | 1987-01-09 | 1988-07-14 | Hitachi Ltd | Ｆｅｔ利得可変増幅器 |
| JPH0222919A (ja) * | 1988-07-11 | 1990-01-25 | Nec Corp | 差動型インバータ回路 |
-
1991
- 1991-03-07 JP JP3041481A patent/JP2693869B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171007A (ja) * | 1987-01-09 | 1988-07-14 | Hitachi Ltd | Ｆｅｔ利得可変増幅器 |
| JPH0222919A (ja) * | 1988-07-11 | 1990-01-25 | Nec Corp | 差動型インバータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2693869B2 (ja) | 1997-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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