JPH0222919A - 差動型インバータ回路 - Google Patents
差動型インバータ回路Info
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- JPH0222919A JPH0222919A JP63173213A JP17321388A JPH0222919A JP H0222919 A JPH0222919 A JP H0222919A JP 63173213 A JP63173213 A JP 63173213A JP 17321388 A JP17321388 A JP 17321388A JP H0222919 A JPH0222919 A JP H0222919A
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- JP
- Japan
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- 230000009977 dual effect Effects 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 6
- 230000001629 suppression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路において基本となる差動型イン
バータ回路に関し、特に縦積み差動型インバータ回路に
関する。
バータ回路に関し、特に縦積み差動型インバータ回路に
関する。
従来の差動型インバータ回路としては、第３図に示す回
路がある。この回路は、抵抗１．２を負荷したシングル
ゲートＦＥＴ３’ 、４’および５’ 、６’からなる
上位差動部と、シングルゲートＦＥＴ７’ 、８’から
なる下位差動部がＦＥＴ９′を定電流源とした縦積み構
成となっている。
路がある。この回路は、抵抗１．２を負荷したシングル
ゲートＦＥＴ３’ 、４’および５’ 、６’からなる
上位差動部と、シングルゲートＦＥＴ７’ 、８’から
なる下位差動部がＦＥＴ９′を定電流源とした縦積み構
成となっている。
しかしながら従来の差動型インバータ回路でＦＥＴのピ
ンチオフ電圧（Ｖｐ）が−１，０Ｖのものは、高速動作
を目的として飽和領域で動作させようとしたとき、ゲー
ト入力信号ＯＮ（ゲート電圧Ｏ■を想定）時で、ＦＥＴ
のソース・ドレイン間電圧が原理上最小１．０Ｖとなる
。いま、第３図の縦積み構成の場合、電源電圧としては
、インバータの論理振幅（Ｖｔ、ｓ）を２■とすると、
負荷両端に２Ｖ、ＦＥ７３段縦積みで１段あたり１■と
して、合計５■最小限必要となる。
ンチオフ電圧（Ｖｐ）が−１，０Ｖのものは、高速動作
を目的として飽和領域で動作させようとしたとき、ゲー
ト入力信号ＯＮ（ゲート電圧Ｏ■を想定）時で、ＦＥＴ
のソース・ドレイン間電圧が原理上最小１．０Ｖとなる
。いま、第３図の縦積み構成の場合、電源電圧としては
、インバータの論理振幅（Ｖｔ、ｓ）を２■とすると、
負荷両端に２Ｖ、ＦＥ７３段縦積みで１段あたり１■と
して、合計５■最小限必要となる。
一方、電源電圧５ｖはシステムにおける標準設定電圧と
して幅広く認められ、かつ使用されている。従って、前
述の電圧配分を第３図に示した縦積み構成に適用すると
、電源電圧余裕度がなく、更に電源電圧を下げて使う減
電圧動作にも対応する余裕が無いなどの欠点があった。
して幅広く認められ、かつ使用されている。従って、前
述の電圧配分を第３図に示した縦積み構成に適用すると
、電源電圧余裕度がなく、更に電源電圧を下げて使う減
電圧動作にも対応する余裕が無いなどの欠点があった。
本発明の目的は、このような欠点を除き、低い電源電圧
でも電源余裕度があり、かつ動作歩留りの向上が期待さ
れる差動型インバータ回路を提供することにある。
でも電源余裕度があり、かつ動作歩留りの向上が期待さ
れる差動型インバータ回路を提供することにある。
本発明の構成は、一対のＦＥＴと、これらＦＥＴのドレ
イン端に接続された一対の負荷と、前記各ＦＥＴのソー
ス電極が共通に接続され、かつこれら共通接続部と接地
間にＦＥＴを用いた定電流源が接続されてなる差動型イ
ンバータ回路において、この回路に用いる各ＦＥＴをデ
ュアルゲートＦＥＴとし、かつこれらＦＥＴのドレイン
電極側に配置された第２ゲートの電極長を、ソース側に
配置された第１ゲートの電極長より長くしたことを特徴
とする。
イン端に接続された一対の負荷と、前記各ＦＥＴのソー
ス電極が共通に接続され、かつこれら共通接続部と接地
間にＦＥＴを用いた定電流源が接続されてなる差動型イ
ンバータ回路において、この回路に用いる各ＦＥＴをデ
ュアルゲートＦＥＴとし、かつこれらＦＥＴのドレイン
電極側に配置された第２ゲートの電極長を、ソース側に
配置された第１ゲートの電極長より長くしたことを特徴
とする。
次に本発明について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。本発明の実
施例においては、第３図の従来のシングルゲートＦＥＴ
３’〜９′の代りにデュアルゲートＦＥＴ３〜９を用い
たことを特徴とする。このデュアルゲートＦＥＴを使用
し、その第２ゲートのゲート長を第１ゲートより長くす
ることにより、第２ゲートのオートバイアス効果を積極
的に利用し、ドレイン電流が抑圧される分をゲート幅を
拡げることで相殺し、同じピンチオフ電圧で比較して等
価的に低いドレイン電流飽和点電圧を有するＦＥＴを実
現することが出来る。従って、このようなデュアルゲー
トＦＥＴを差動インバータ回路に使用すると、低い電源
電圧でも高速動作を保証することができう。
施例においては、第３図の従来のシングルゲートＦＥＴ
３’〜９′の代りにデュアルゲートＦＥＴ３〜９を用い
たことを特徴とする。このデュアルゲートＦＥＴを使用
し、その第２ゲートのゲート長を第１ゲートより長くす
ることにより、第２ゲートのオートバイアス効果を積極
的に利用し、ドレイン電流が抑圧される分をゲート幅を
拡げることで相殺し、同じピンチオフ電圧で比較して等
価的に低いドレイン電流飽和点電圧を有するＦＥＴを実
現することが出来る。従って、このようなデュアルゲー
トＦＥＴを差動インバータ回路に使用すると、低い電源
電圧でも高速動作を保証することができう。
第２図は本実施例のデュアルゲートＦＥＴのニーＶ特性
図である。ピンチオフ電圧は一１ｖで、第２ゲートは第
１ゲートの３倍の長さを有している。第２ゲートのオー
トバイアス効果を考慮し、ゲート幅Ｗｇはシングルゲー
トＦＥＴ （通常のＦＥＴ）の２倍に設定し、等しいト
レイン飽和電流を実現している。その結果、Ｉ −Ｖ特
性図において、ドレイン電流がオーミック領域（低電界
領域）から飽和領域への遷移点でのドレイン電圧が約０
．５ｖと低くなっている。このことは、飽和領域での高
速動作時において、ゲート入山時ＯＮ時のＦＥＴドレイ
ン電圧が０．５■になることを意味する。
図である。ピンチオフ電圧は一１ｖで、第２ゲートは第
１ゲートの３倍の長さを有している。第２ゲートのオー
トバイアス効果を考慮し、ゲート幅Ｗｇはシングルゲー
トＦＥＴ （通常のＦＥＴ）の２倍に設定し、等しいト
レイン飽和電流を実現している。その結果、Ｉ −Ｖ特
性図において、ドレイン電流がオーミック領域（低電界
領域）から飽和領域への遷移点でのドレイン電圧が約０
．５ｖと低くなっている。このことは、飽和領域での高
速動作時において、ゲート入山時ＯＮ時のＦＥＴドレイ
ン電圧が０．５■になることを意味する。
第１図において、負荷抵抗１．２は上部差動部ＦＥＴ対
であるデュアルゲートＦＥＴ３，５およびデュアルゲー
トＦＥＴ４，６の共通ドレイン端子に接続され、デュア
ルゲートＦＥＴ３，４およびデュアルゲートＦＥＴ５，
６の共通ソース端子部１３および１４は下位差動部ＦＥ
Ｔ対７．８のドレイン端子に接続されている。デュアル
ゲートＦＥＴ対７，８の共通ソース部１１はゲートソー
スが短絡された定電流源ＦＥＴ９のドレイン端につなが
り、定電流源ＦＥＴ９のソース端子は接地されている。
であるデュアルゲートＦＥＴ３，５およびデュアルゲー
トＦＥＴ４，６の共通ドレイン端子に接続され、デュア
ルゲートＦＥＴ３，４およびデュアルゲートＦＥＴ５，
６の共通ソース端子部１３および１４は下位差動部ＦＥ
Ｔ対７．８のドレイン端子に接続されている。デュアル
ゲートＦＥＴ対７，８の共通ソース部１１はゲートソー
スが短絡された定電流源ＦＥＴ９のドレイン端につなが
り、定電流源ＦＥＴ９のソース端子は接地されている。
全てのデュアルゲートＦＥＴの第２のゲートはソース電
極に短絡されている。
極に短絡されている。
ここで本実施例の差動型インバータ回路の電圧配分を考
えてみると、ゲート入力信号ＯＮ時のＦＥＴドレイン電
圧は０．５ｖであり、負荷両端に発生する論理振幅２Ｖ
とすると、３段縦積みであることから、余裕度零として
電源電圧は３．５Ｖ必要である。従って、５Ｖの電源電
圧を想定した場合、１．５ｖの電源電圧余裕度があるこ
とになる。
えてみると、ゲート入力信号ＯＮ時のＦＥＴドレイン電
圧は０．５ｖであり、負荷両端に発生する論理振幅２Ｖ
とすると、３段縦積みであることから、余裕度零として
電源電圧は３．５Ｖ必要である。従って、５Ｖの電源電
圧を想定した場合、１．５ｖの電源電圧余裕度があるこ
とになる。
以上説明したように本発明により、ＦＥＴ飽和領域での
高速動作を損わず、ＦＥＴ両端に必要な電圧を低減し、
回路全体の電源電圧を下げることが可能になり、その結
果、電源電圧余裕度が得られ、歩留り向上、信頼度向上
が期待できるという効果がある。更に、標準電源である
５■より低い電源電圧での使用を可能にする減電圧動作
をも期待できるという効果がある。
高速動作を損わず、ＦＥＴ両端に必要な電圧を低減し、
回路全体の電源電圧を下げることが可能になり、その結
果、電源電圧余裕度が得られ、歩留り向上、信頼度向上
が期待できるという効果がある。更に、標準電源である
５■より低い電源電圧での使用を可能にする減電圧動作
をも期待できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は本実施例
に使用するＦＥＴのＩ−Ｖ特性図、第３図は従来の差動
型インバータ回路の一例の回路図である。 １．２・・・負荷抵抗、３〜８・・・差動デュアルゲー
）ＦＥＴ対、３′〜８′・・・差動シングルゲートＦＥ
Ｔ対、９・・・定電流源デュアルゲートＦＥＴ、９′・
・・シングルゲートＦＥＴ、１０・・・ゲート電極、１
１・・・共通ソース部、１２・・・ゲート電極、１３．
１４・・・共通ソース部。
に使用するＦＥＴのＩ−Ｖ特性図、第３図は従来の差動
型インバータ回路の一例の回路図である。 １．２・・・負荷抵抗、３〜８・・・差動デュアルゲー
）ＦＥＴ対、３′〜８′・・・差動シングルゲートＦＥ
Ｔ対、９・・・定電流源デュアルゲートＦＥＴ、９′・
・・シングルゲートＦＥＴ、１０・・・ゲート電極、１
１・・・共通ソース部、１２・・・ゲート電極、１３．
１４・・・共通ソース部。
Claims (1)
- 一対のＦＥＴと、これらＦＥＴのドレイン端に接続され
た一対の負荷と、前記各ＦＥＴのソース電極が共通に接
続され、かつこれら共通接続部と接地間にＦＥＴを用い
た定電流源が接続されてなる差動型インバータ回路にお
いて、この回路に用いる各ＦＥＴをデュアルゲートＦＥ
Ｔとし、かつこれらＦＥＴのドレイン電極側に配置され
た第２ゲートの電極長を、ソース側に配置された第１ゲ
ートの電極長より長くしたことを特徴とする差動型イン
バータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173213A JPH0222919A (ja) | 1988-07-11 | 1988-07-11 | 差動型インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173213A JPH0222919A (ja) | 1988-07-11 | 1988-07-11 | 差動型インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222919A true JPH0222919A (ja) | 1990-01-25 |
Family
ID=15956222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173213A Pending JPH0222919A (ja) | 1988-07-11 | 1988-07-11 | 差動型インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278712A (ja) * | 1991-03-07 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 波形整形回路 |
-
1988
- 1988-07-11 JP JP63173213A patent/JPH0222919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278712A (ja) * | 1991-03-07 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 波形整形回路 |
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