JPH0428237A - ３―ｖ族化合物半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は■−族化合物半導体装置の構造に関し、特にＡ
Ｉ　ＩｎＡｓ／ＩｎＣ；ａＡｓへテロ接合を有する高電
子移動度トランジスタに関する。

（ロ）従来の技術 従来Ａ　ｌ　［ｎ　Ａ　ｓ　／　Ｉ　ｎ　Ｇ　ａ　Ａ　
ｓヘテロ接合を有する半導体装置として、アンドープ（
ｉ−）ＩｎＧａＡｓ層側のへテロ界面近傍に形成される
二次元電子ガスを用いた高電子移動度トランジスタ（Ｈ
Ｅ〜ＩＴ）が知られている。例えば、第１２図は、その
−例であり、半絶縁性ＩｎＰ基板１上に１−ＡｌＩｎＡ
ｓ層２．１−１ｎＧａＡｓ層３、ＡｌＩｎＡｓ層４、ｎ
−ＡｌＩｎＡｓ層５、ｎ−１ｎＧａＡｓ層７を順に積層
し、ｎ−［ｎＧａＡｓ層の一部を除去したｎ−Ａ、１．
ＩｎＡｓ層５上にケート電極８、ｎ−ＩｎＧａＡｓ層７
ヒにソース電極９、ドレイノミ極１０か形成されている
。

（ハ）発明か解決しようとする課題 第１２図の従来例では、ゲート電極８かＤＡｌＩｎＡｓ
ＡｌＩｎＡｓ層５七いる結果、ゲトリークが大きく耐圧
が髄めて低い為、素子特性が劣っており、Ａ　Ｉ　Ｇ　
ａ、　Ａ　ｓ　／　Ｇ　ａＡｓ　ＨＥＭ　Ｔの特性を上
回る素子を得るのか難しい。そのため、ゲートリークを
改善ずろために、第１１図のＨＥＭＴ構造が検討されて
いる。このトＩ　Ｅ　Ｍ　ＴはｎＡ、１ＩｎＡｓ層５と
ｎ−１ｎＧａＡｓ層７との間に１−ＡｌＩｎＡｓ層６を
ゲートショットキー層として介在させることによりゲー
トンヨソキー特性の改善を目指す乙のである。第１１図
の従来例では第１２図の従来例に比べてゲート耐圧の改
簀が図られているが、依然、ＡｌＧａＡｓ／ＧａＡｓＨ
Ｅ　Ｍ　Ｔに比へてゲート耐圧は３■以下と低いのか現
状である。さらにゲート耐圧を改善するためにはゲート
ンヨソトギー層６の層厚として４００Å以上の１−Ａｌ
ＩｎＡｓ層厚が必要とされている。しかし、１−ＡｌＩ
ｎＡｓ層厚を３００人を超えて大きくとると第１１図の
ＨＥ　Ｍ　Ｔではソースゲート間抵抗を増大さ仕る結果
となり、ゲート耐圧は向上するものの、相互フンダクタ
ンスＧｍの劣化を招きＡＩ　ＩｎＡｓ／ＩｎＧａＡｓＨ
ＥＭＴの優れた特性が発揮できないという問題がある。

すなわち、ゲート耐圧が３Ｖ以下と低い原因は、主にＡ
ｌＩｎＡｓ層のショットキー障壁高さが例えばＡｔゲー
トの場合、ＧａＡｓ層の約０．８ｅＶに比べてＡｌＩｎ
Ａｓ層では約０．６ｅ　Ｖと低いことが挙げられる。こ
れはＡｌｒｎＡｓ成長層の結晶性が悪いことが影響して
いる。例えば、通常のＭＢＥ成長温度（約５００〜６０
０°Ｃ）で成長したＡ　Ｉ　Ｉ　ｎＡｓ層が微視的にみ
ると、均一組成の混晶とならず、半径３５人程度のクラ
スターから成ることがＷ−Ｐ、Ｈｏｎｇらによって指摘
されている（Ａｐｐ１、　Ｐｈｙｓ、　Ｌｅｔｌ　５０
（１９８７）６１８．）。

そのためゲート耐圧を改善するためにゲートショットキ
ー層として障壁高さが大きなＧａＡｓ層、ＡｌＧａＡｓ
層の採用が提案されている。しかし、ＧａＡｓ層、Ａｌ
ＧａＡｓ層はＩｎＰ基板と約３８％の格子定数差がある
為、ゲートショットキー層には大きな格子不整合歪みが
導入され、転位の発生によるゲートショットキー層の結
晶性の劣化が避けられず、第１１図のＡｌ［ｎＡｓ／Ｉ
ｎＧａＡｓＨＥＭＴのゲート耐圧を上回る素子が得られ
ていないのが現状である。

この発明は、 （ｉ）Ｇｍの低下を回避しつつ、 （ｉｉ　）格子不整合に伴う転位の発生を回避しつつ、
ショットキー障壁高さを大きくするとともに、（…）上
述の結晶性に伴うゲート耐圧の問題点を解消するために
なされたもので、ゲートショットキー層としてのＡｌＩ
ｎＡｓ層の結晶性の改善によりゲートンヨッキー接合の
漏れ電流を低減し、ゲート耐圧向上を図ることで素子の
安定動作を可能とし、信頼性の点で余裕のあるＨＥＭＴ
素子を提供することを目的としている。

（ニ）課題を解決するための手段 この発明は、半絶縁性ＩｎＰ基板と、その基板の上方に
配設された■−■族化合物半導体のゲートショットキー
層と、そのゲートショットキー層直下に配設された■−
ｖ族化合物半導体の電子供給層と、その電子供給層と半
絶縁性ＩｎＰ基板との間に上記電子供給層から電子の供
給を受けるべく配設され、それによって供給された電子
が走行しうる二次元電子層を表面に有する［−Ｖ族化合
物半導体の電子走行層と、上記ゲートショットキー層上
に配設されたゲート電極と、ソース電極及びドレイン電
極それぞれとオーミックコンタクトしうる■−■族化合
物半導体の一対のオーミックコンタクト層とを備えてな
り、一対のオーミックコンタクト層がゲートショットキ
ー層及び電子供給層を間に含み、かつこれら両層から下
方の二次元電子層に至る領域を占有してなり、ゲートシ
ョットキー層が、アンドープの■−■族化合物半導体の
混晶からなる■−■族化合物半導体装置を提供するもの
であり、 また、（イ）高＃度に不純物がプレーナドープさ＝９ れた■−■族化合物半導体の混晶からなるゲートショッ
トキー層を有するＨＥＭＴ素子を提供するものであり、 さらに、別の観点から、（ロ）不整合転位発生臨界層厚
以下の層厚を有する二元の■−■族化合物半導体層の異
なる２つのタイプの組み合わせからなる少なくとら一対
の超格子層からなるゲートショットキー層を有するＨＥ
ＭＴ層を提供するものである。

本発明の［＋−Ｖ族化合物半導体装置は、半絶縁性Ｉｎ
Ｐ基板上に１−１ｎＧａＡｓ層とｎ−ＡＩＩ　ｎＡｓ層
のへテロ接合変調ドープ構造を用いた高電子移動度トラ
ンジスタであって、例えば、（イ）の場合、第３図に示
すように、ｎ−ＡｌＩｎＡｓ層５上に形成した、高濃度
ｐ型不純物がプレーナドープされたＡ　Ｉ　Ｉ　ｎＡｓ
Ａｓ上にゲート電極８を有し、当該ＡｌＩｎＡｓ層６か
ら電子走行層である１−１ｎＧａＡｓ層３までの一部を
エツチング除去した領域にソース及びドレインの各電極
９ＩＯを有することを特徴としている。

この際、ポイントの１つとなる高濃度ｐ型不純物かプレ
ーナドープされたＡｌＩｎＡｓ層（ＰＤＡｌｉｎＡｓ層
）６について以下に簡単に述べる。

プレーナドープとは、組成物質の成長を停止するかまた
は成長速度を小さくしている間に不純物を導入すること
によって、通常の均一ドープに比べて極めて急峻な不純
物の高濃度領域を形成する方法である。この方法を用い
てンヨットキ障壁高さを増大させる試みがＰｅａｒｔｏ
ｎらによって報告されている（Ａｐｐ１、　Ｐｈｙｓ、
　Ｌｅｔｔ、　５５（１９ｇ９）１３４２）。

彼らはＧａＡｓ層にｐ型不純物として炭素を多重プレー
ナドープすることにより、従来の０．７６ｅ　Ｖから１
．８７ｅＶまで増大させることに成功している。

また亜鉛を多重プレーナドープすることによりショット
キ障壁高さの増大とショットキダイオードのリーク電流
の低減を報告している。本発明は多重プレーナドープに
よる障壁高さの増大法をＡｌＩｎＡｓ層に適用すること
によりＡｌＩｎＡｓ／１ｎＧａＡｓＨＢＭＴのゲートシ
ョットキ耐圧を向−ヒさせ、素子の信頼性を離床４゛る
らのである。

また、本発明の１ｌｌ−族化合物半導体装置（主、半絶
縁性ＩｎＰ基板上に１−利ＨＧａＡｓ層とｎＡＩｒｎＡ
ｓ層のへテロ接合変調トープ構造を用いた高電子移動度
トランジスタであって、例えば、（ロ）の場合、第６図
に示すように、ｎ−ＡＩＩ　ｎＡｓＡｓ上に形成した、
それぞれ不整合転位発生臨界層厚以下の層厚を有するＡ
　ＩＡｓ層とＩｎＡｓ層を交互に積層することにより形
成されたアンドープ、Ａｌ　Ａ　ｓ　／　Ｉ　ｎ　、Ａ
　ｓ超格子層６上にゲーｈｓ極８を有し、当該超格子層
から電子走行層である１−ＩｎＧａＡｓ層３まての一部
をエソヂング除去しｆこ領域にソース及びドレインの各
電極９．１０を有することを特徴としている。

本発明のポイントの１つとなる、それぞれ不整合転位発
生臨界層厚以下の層厚を有するＡｌＡｓ層とＩｎＡｓ層
を交互に積層することにより形成されたアンドープＡ　
Ｉ　Ａ　ｓ　／　Ｉ　ｎ　Ａ　ｓ超格子層の役割につい
て以下に、簡単に述べる。

ＡｌＡｓとＴ　ｎＡｓは結合エネルギーが大きく異なる
ため、特に成長時基板表面の拡散エネルギーか小さいＭ
　Ｂ　Ｅの場合、同時にＡ１とＩｎの分子線を照射して
均一組成の混品を得ようとして乙、結合エネルギーの大
きなＡｌＡｓのクラスターか優先的に形成されることが
容易に推定され、先に述べたＡｌＩｎＡｓ層中のクラス
ター形成が説明てきる。本発明は、従来のＡＩＴｎＡｓ
混晶層に代えてＡｌＡｓ／ＩｎＡｓ超格子層を採用した
ことを最大の特徴とする。

すなわち、本発明者は、鋭意研究の結果、Ａｓ以外の照
射分子線をＡＩかＩｎの一方ずつ交互に照射することに
より超格子層全体の平均組成をＡ１１ｎＡｓ混晶層と等
しくでき、かつ、ＡＩとＩｎの両方の分子線を同時照射
することによるＡｌｒｎＡｓ層内の組成りラスター形成
か回避できるという点に着目して考案したものである。

但し、Ａ　ＩＡｓ層とＩ　ｎ　Ａ、　ｓ層の格子定数は
ＩｎＰ基板のそれに比べてそれぞれ約り５％小さい値と
約３．５％大きい値であるから格子不整合によるミスフ
ィツト転位が発生しない層厚（臨界層厚的３０．Å以下
）て各層を積層すれば高品質ｔｊ　Ａ　Ｉ　Ａ　ｓ　／
　ｒ　ｎ　Ａ　ｓ層か形成できることになる。

（以下余白） （ホ）作用 上記構成により、ゲートショットキ層としてｐ型不純物
のプレーナドープＡｌＩｎＡｓ層を採用することにより
、ンヨソトキ障壁高さを向上させ、Ａｔ　ｒｎＡｓ／Ｉ
ｎＧａＡｓＨＥＭＴの信頼性を確保できる。

さらに、ソース・ドレインオーミック電極領域１：ｎ”
１ｎＧａＡｓ層を選択成長することにより、ゲートショ
ットキ層（ｉ−ＡｌＩｎＡｓ層）の厚さを大きくとり、
ＡＩ　ＩｎＡｓ／ＩｎＧａＡｓＨＥＭＴのゲートショッ
トキ耐圧の向上を図ることができる。

また、ＡＩ　ＩｎＡｓ／ＩｎＧａＡｓＨＥＭＴにおいて
、従来のゲートショットキー層としてのＡｌＩｎＡｓ層
の結晶性が劣る為、ゲート耐圧が小さいという問題点を
Ａ　Ｉ　Ａ　ｓ　／　ｒ　ｎ　Ａ　ｓ超格子層をゲート
ショットキー層として採用することにより改善を図るこ
とができる。

（へ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものではない
。

第１図はこの発明の第１の実施例を示す。第２図はその
製造方法を示す。

第１．２図において、まず、第２図（２Ｌ）に示すよう
にＰｅドープ半絶縁性［ｎＰ基板ｌ上にＭＢＥ法により
３０００人の層厚を有する１−ＡｌＩｎＡｓ層２．５０
０人の１−ＩｎＧａＡｓ層３．３０人の１−ＡｌＩｎＡ
ｓ層４．１００人のｎ−ＡｌＩｎＡｓ層５．４００人の
１−ＡｌＩｎＡｓ層６をエピタキシャル成長したウェハ
上に、ＷＳｉをスパッタ法によって蒸着させ、反応性イ
オンエツチング（ＲＩＥ）を用いたフォトリソグラフィ
法により幅１００μｍ１長さ０．４μｍ、厚さ０，５μ
ｍのゲート電極８を形成する。

次に、第２図（ｂ）に示すようにウェハ全面にＣＶＤ法
によって５ｉｆ２膜を堆積し、垂直方向からの異方性ド
ライエツチングを用いてゲート電極８に隣接して０２〜
０．３μｍの５ｉｆｔ側壁＋１を形成する。

次に、第２図（ｃ）に示すようにゲート電極８及びＳｉ
Ｏ２側壁１１をマスクにして１−ＡｌＩｎＡｓ層６をド
ライエツチングして、ゲート電極と５ｉＯｚ側壁直下に
のみ１−ＡｌＩｎＡｓ層６を残す。

次に、第２図（ｄ）に示すようにエツチングにより除去
された領域に、ＡｓＨ３、ＴＭＩｎ、ＴＭＧａ、ＳｉＨ
＋を用いた有機金属気相成長（ＭＯＣＶＤ）法によりｎ
−ＩｎＧａＡｓ層７を選択成長する。最後に当該ｎ−１
ｎＧａＡｓ層上にソース電極９、ドレイン電極１０をそ
れぞれオーミック状態に形成し、第１図に示したＨＥＭ
Ｔが完成する。

当該素子（第１図）と比較のため従来構造の素子第９図
の特性を表１に示した。

（以下余白） 表１ このように本実施例では、半絶縁性ＩｎＰ基板上に１−
ｒｎＧａＡｓ層とｎ−ＡｌＩｎＡｓ層のへテロ接合変調
ドープ構造を用いたＩＩＩ−Ｖ族化合物半導体装置にお
いて、ｎ−ＡｌＩｎＡｓ層上に形成した１−ＡｌＩｎＡ
ｓ層上にゲートを有し、１−ＡｌＩｎＡｓ層の一部をエ
ッヂング除去した領域に選択成長により形成された高不
純物濃度のｎ−［ｎＧａＡｓと、ｎ−ＩｎＧａＡｓ層上
に形成されたソース及びドレインの各電極を有するもの
であり、ゲート耐圧の確保できる厚さを有する１−Ａｌ
ＩｎＡｓ層上にゲートを有し、１−ＡｌＩｎＡｓ層の一
部を除去した領域に選択成長により形成された高不純物
濃度ｎ−ＩｎＧａＡｓ層を有しているので極めて低いソ
ースゲート間抵抗が実現でき、Ｇｍの劣化を回避して優
れん素子特性か得られろととらに信頼性の面で余裕を持
たせることが出来る等の効果かある。またｎ−１ｎＧａ
Ａｓ層の形成に関しては、イオン注入による低抵抗層形
成の場合の高温変処理が不要であるため、ヘテロ界面の
破壊か防止できるという利点らある。

本発明の構造を用いて製造されたＨ　Ｅ　Ｍ　Ｔはゲー
ト電極下に３００人を超えた層厚の１−ＡｌＩｎＡｓ層
６が形成出来ているのでゲート耐圧が陵れていると同時
にソースドレイン領域に設けたｎＴｎＧａＡｓ層７によ
ってソースゲート間抵抗の低減が図られている。

上記実施例では耐熱ゲート形成と側壁ＳｉＯ２形成によ
る製造例を示したが、本発明のＨＥＭＴ構造は必ずしも
この製造例に限るものではなく、例えばソースドレイノ
オーミック領域の選択成長につづいて通常のりフトオフ
法を用いてＡＩ、もしくくはＴ　ｉ　／　Ｐ　ｔ　／　
Ａｕ等の非耐熱性ゲートを用いて形成することら可能で
ある。

また、上記第１の実施例の変形例として、１ＡｌＩｎＡ
ｓ：留２の」一部又：Ｊ下部に超格子層を介在させたバ
ッファ層（緩衝層）を有するＨ　Ｅ　Ｍ　Ｔを第９．１
０図に示す。

第１０図に示す、上部超格子層１２の役割として１よ、
−次電子カスかバッファ層側に浸入してＧｍか劣化する
のを防くバリヤ層として賎能し、特にゲート長が短縮化
されても特性（Ｇ　ｍ　、遮断特性）が低下するのを少
なくできる。

第９図に示す下部超洛子ＩＩの役割としては、基板Ｉｎ
Ｐ中の不純物（主と１、てＦｅ）がＨＥ　Ｍ　Ｔ活性層
、特に１−１ｎＧａＡｓ二次元電子ガス層内に、成長又
はプロセス中の熱処理時に拡散することを防止する不純
物バリヤ層として機能しＧｍを良好な値に保持できる。

即ち、第９図において、基板１ｎＰｌとｉ　−ＡｌＩｎ
Ａｓ層２との間に１−ＩｎＧａＡｓ層４０人と１−Ａｌ
ｒｎＡｓ層１０（１人を交互に１０層ずつ積層した超格
子層１１を介在させた素子を形成しｆコ結果、基板から
の不純物拡散の影響の低減が図られ、ゲート耐圧の値は
６Ｖのままで、相互コンダクタンスＧｍが、超格子層ｔ
ｉが無い場合は８５０　ｍｓ／　ｍｍであるのに対し、
第９図のように有る場合ては９００　ｍｓ／　ｍｍまて
向」ニした。

第１０図においては、ゲーＩ・加工プロセスをフィート
リソグラフィ法から電子ビーム露光法の採用に変更し、
さらに１−１ｎＧａＡｓ層３と１−ＡｌＩｎＡｓ層２と
の間に１−ＩｎＧａＡｓ層４０人と１−ＡｌＩｎＡｓ層
１００人全１００人０層ずつ積層した超格子層１２を介
在させた素子を形成した結果、ゲート長短縮に伴う相互
コンダクタンスの劣化がみられず、ゲート耐圧の値は６
■のままて、Ｇｍは８５０　ｍｓ／　ｍｌｎてあった。

第３．４図はこの発明の第２の実施例を示す。

まず、第４図（ａ）に示すようにＦｅトープ半絶縁性＋
ｎＰ基板１上にＭＢＥ法により３０００人１ＡＩＴｎＡ
ｓ層２．５００人１−ＩｎＧａＡｓ層３．３０人１−Ａ
ｌｒｎＡｓ層４、ＩＯｏ、４ｎ−Ａ　Ｉ　ＩｎＡｓ層５
、不純物Ｂｅを用いたプレーナドープ層を１００人毎に
４層形成した５００人ＰＩ）−Ａ　ｌＩｎＡｓ層６ａを
エビタキンヤル成長したウェハ上に、ＷＳｉをスパッタ
法によって蒸着させ、反応性イオンエソヂング（ＲＩＥ
）を用いたフォトリソグラフィ法により幅１００μｍ１
長さ０４μｍ１厚さ０５μｍのゲート電極８を形成する
。

次に第４図（ｂ）に示すようにウェハ全面にＣＶＤ法に
よって５ｉｎ２膜を堆積し、垂直方向からの異方性トラ
イエッチツクを用いてゲート電極に隣接して０２〜［１
，３μｍの５ｉ０２側壁１１を形成する。

次に第４図（ｃ）に示すようにゲート電極８及び５１０
２側壁ＩＩをマスクにして１−ＡｌｒｎＡＳ層６ａをド
ライエツチングし、ゲート電極と８１０２側壁直下にの
み１−Ａｌ＋ｎＡｓ層６ａを残す。

次に第４図（ｄ）に示すようにエツチングにより除去さ
れた領域にＡ　ｓ　Ｈ３、ＴＭＩ　ｎ、ＴＭＧａ。

ＳｉＨ４を用いた宵機金属気相成長（ＭＯＣＶＤ）法に
よりｎ−Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ層７を選択成長する。

最後に当該ｎ−１ｎＧａＡｓ層上にソース電極９、ドレ
イン電極１０をそれぞれオーミック状態に形成し、第３
図に示したＨ　Ｅ　Ｍ　Ｔか完成する。

第５図はこの発明の第３の実施例を示す。

第５図において、上記第２の実施例と同様に、半絶縁性
Ｉｎ’Ｐ基板１上に、ＭＢＥ法により３０００人１−Ａ
ｌＩｎＡｓ層２．５００Ａｉ−ＩｎＧａＡｓ層３．３０
人１−ＡｌＩｎＡｓ層４．１００．４ｎＡｌｒｎＡｓ層
５、ノヨットキ層として不純物Ｂｅを用いたプレーナド
ープ層を１００人毎に２層形成した３００人ＰＤ−Ａｌ
ＩｎＡｓ層６ａ、さらにオーミックコンタクト層として
３００Ａｎ−ＩｎＧａＡｓ層７をエビタキンヤル成長し
たウェハ上にフォトリソグラフィ法によりソース９、ド
レイン電極ＩＯを、オーミック状態に形成し、ゲート領
域のｎ−ＩｎＧａＡｓ層をリセスエッチングにより除去
した後フォトリソグラフィ法により幅１００μｍ、長さ
０．４μｍ、厚さ０．５μｍのＡ１ゲート電極８を形成
し、第５図に示したＨＥＭＴが完成する。

このように第２，３の実施例で得られた素子（第３．５
図と比較のため試作した従来構造の素子（第３図）の特
性を表２に示した。

表２ このように上記両実施例では、（１）半絶縁性ＩｎＰ基
板上に１−ＩｎＧａＡｓ層とｎ−ＡｌＩｎＡｓ層のへテ
ロ接合変調トープ構造を用いりＨＩＶ族化合物半導体装
置において、ｎ−ＡｌＩｎＡｓ層上に形成した、高濃度
ｐ型不純物がプレーナドープ層されたＡ−１ｒｎＡｓ層
６ａ上にゲート８を有し、少なくとも当該ＡｌＩｎＡｓ
層上に形成されたｎ−ＩｎＧａＡｓ層上にソース及びド
レインの各電極を有する高電子移動度トランジスタを作
成し、 （２）ソース及びドレインの各電極９．１０か、高濃度
ｐ型不純物かプレーナト−プされたＡｌＩｎＡｓ層の一
部をエツチング除去しｆ二領域に選択成長により形成さ
れた高濃度のｎ−ＩｎＧａＡｓ層上に設けられたもので
あり、ゲート耐圧の確保できるプレーナドープＡｌ＋ｎ
Ａｓ層上にゲートを有し、高不純物濃度ｎ−１ｎＧａＡ
ｓ層上にソースドレイン電極を有しているので極めて低
いソースゲート間抵抗か実現でき、Ｇｍの劣化を回避し
て優れｆこ素子特性が得られるとと乙に信頼性の面て余
硲を持たせることが出来る等の効果がある。

本発明の構造を用いて製造されたＨＥＭＴはケト電極下
に高耐圧を可能とするｐ型の多重ブレーナｌ”−フＡ　
Ｉ　Ｉ　ｎ　Ａ　ｓ層が形成出来ているのでゲート耐圧
が優れていると同時にソースドレイン領域に設けたｎ−
ＩｎＧａＡｓ層によってソースゲート間抵抗の低減が図
られている。

第６．７図はこの発明の第４の実施例を示す。

第６．７図において、まず、第７図（ａ）に示すように
Ｆｅドープ半絶縁性ＩｎＰ基板上にＭＢＥ法により３０
００人１−ＡｌＩｎＡｓ層、５００人ｉＴ　ｎ、　Ｇ　
ａ　Ａ　ｓ層、３０．−Ｌｉ−ＡｌＩｎＡｓ層、１００
人ｎ−，ＡｌＩｎＡｓ層、及び、ンヨノトキー層として
それぞれ約１８人の層厚を有するＡｌＡｓ層とｒ　ｎＡ
ｓ層を交互に積層することにより形成され？＝　２７０
　人アンドープ（ｉ　−）ＡＩＡｓ／ＩｎＡｓ超洛子層
６ｂをエピタキンヤル成長したウェハ上に、ＷＳｉをス
パッタ法によって蒸着させ、反応性イオンエツチング（
ＲＩ　Ｅ）を用いたフォトリソグラフィ法により幅１０
０μｍ、長さ０．４μｍ１厚さ０．５μｍのケート電極
８を形成する。

次に第７図（ｂ）に示すようにウェハ全面にＣＶＤ法に
よって５ｉＯ７膜を堆積し、垂直方向からの異方性ドラ
イエツチングを用いてゲート電極８に隣接して０２〜０
．３μｍのＳｉＯ２側壁１１を形成する。

次に第７図（ｃ）に示すようにゲート電極８及び５ｉＯ
ｚ側壁ＩＩをマスクにして超格子層６ｂをトライエツチ
ングし、ケート電極８とＳ１０．側壁１１直下にのみ超
格子層６ｂを残す。

次に、第７図（ｄ）に示すようにエツチングにより除去
された領域に、Ａ　ｓ　Ｈ３、ＴｉＶＩＩｎ、ＴＭＧ　
ａ、　、　Ｓ　ｉ　Ｉ（。を用いた有機金属気相成長（
ＭＯＣＶＤ）法によりｎ−１ｎＧａＡｓ層７を選択成長
させてオーミックコンタクト層とする。最後に当該ｎ−
１ｎＧａＡｓ層上にソース電極９、ドレイン電極１０を
それぞれオーミック状態に形成し、第６図に示したｒ−
Ｉ　Ｅ　Ｍ　Ｔが完成する。

第８図はこの発明の第５の実施例を示す。第８図におい
て、上記第４の実施例と同様に、半絶縁性ＩｎＰＪｆ板
１上に、ＭＢＥ法により３０００人１ＡｌＩｎＡｓ層、
５００人１−１ｎＧａＡｓ層、３０Ａ、１−ＡｌＩｎＡ
ｓ層、１００人ｎ−ＡＩＩｎＡＳ層５、ショットキー層
として、それぞれ約６人の層厚を有するＡｌＡｓ層とＩ
ｎＡｓ層を交互に積層することにより形成された１８０
人アンドープ（ｉ−）ＡＩＡｓ／ＩｎＡｓ超格子層６ｂ
、さらにオーミックコンタクト層７として３００人ｎ−
ｒｎＧａＡｓ層をエピタキンヤル成長（７たウェハ上に
フォトリソグラフィ法によりソース、ドレイン各電極９
．ＩＯを、オーミック状態に形成し、ゲート８領域のｎ
−ＩｎＧａＡｓ層をリセスエソチックにより除去しｆこ
後、フォトリソグラフィ法により幅１．００メｌ（１，
長さ０．４μｍ、　ｑさ０．５μｍのＡ　Ｉゲート電極
８を形成し、第８図に示Ｌ　ｌコＩ−Ｉ　Ｅ〜ｒ′Ｆか
完成する。当該素子（第６，８図）と比較のため従来構
造の素子（第３図）の特性を表３に示した。

表３ このように上記両実施例では、（］）半絶縁性ＩｎＰ基
板」二に１−１ｎＧａＡｓ層とｎ−ＡｌＩｎＡｓ層のへ
テロ接合変調ドープ構造を用いたＩＩＩ　−Ｖ族化合物
半導体装置において、 ｎ−Ａ、ｌＩｎ、Ａｓ層ヒに、それぞれ不整合転位発生
臨界層厚以下の層厚をＫ　するＡｌＡｓ層と１ｎＡｓ層
を交互に積層することにより形成さんれアンドープＡ　
Ｉ　Ａ　ｓ　／　Ｉ　ｎ　Ａ　ｓ超格子層６ｂＪ−にケ
ート８を有し、当該Ａ　Ｉ　Ａ　ｓ　／　Ｔ　ｎ　Ａ　
ｓ超格子層上に形成されたｎ−１ｎＧａＡｓ層７上にソ
ース及びドレインの各電極を有する高電子移動度トラン
ジスタを形成しく第５の実施例）、また、（２）ソース
及びドレインの各電極が、アンドープＡ　Ｉ　Ａ　ｓ　
／　Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ超格子層６ｂの一部をエツ
チング除去した領域に選択成長により形成された高濃度
のｎ−ＩｎＧａＡｓ層７上に設けた乙のである（第４の
実施例）。

このように、ゲート耐圧の確保できる、それぞれ不整合
転位発生臨界層厚以下の層厚を有するＡｌＡｓ層とＩｎ
Ａｓ層を交互に積層することにりより形成された高品質
の超格子層６ｂ上にゲート８を存し、高不純物ａｌｔ’
ｎ　　ＩｎＧａＡｓ層７上にソースドレイン電極を有し
ているので極めて低いソースゲート間抵抗が実現でき、
Ｇｍの劣化を回避して優れた素子特性が得られるととも
に素子の信頼性の面で余裕を持たせることが出来る等の
効果がある。

本発明の構造を用いて製造されｒ、Ｉ（ＥＭＴはゲート
電極下に高耐圧を可能と４″るゲートンヨソトキ層とし
て、そメ′、それ不整合転位発生臨界層厚以下の層１７
を有するＡ　ｌ　）〜Ｓ層とＩｎＡｓ層を交互に積層す
ることにより形成された高品質のアンドープ（ｉ−）Ａ
ＩＡｓ／Ｉｎ、Ａｓ超洛千層６ｂが形成出来ているので
ゲート耐圧か浸れていると同時にソースドレイン領域に
設ζすたオーミックコンタクト層と１．てのｎ−１ｎＧ
ａＡｓ層７によってソースゲート間抵抗の低減が図られ
ている。

（ト）発明の効果 以上、説明し几ように本発明はゲート耐圧の確保できる
厚さの１−ＡｌＩｎＡｓ層のゲートンヨソトギー層上に
ゲートを有し、ケートンヨッ）・キー層の一部を除去し
た領域に選択成長により、あるいはゲートンヨノトキ層
上に形成された高不純物濃度ｎ−ＴｎＧａＡｓ層をオー
ミックコンタクト層として有しているので極めて低いソ
ースゲート間抵抗が実現でき、Ｇｍの劣化を回避して優
れた素子特性か得られるとともに信頼性の面で余裕を持
たせることが出来る等の効果がある。またオーミックコ
ンタクト層としてのｎ　−１ｎ　Ｇ　ａ、　Ａ　ｓ層の
形成に関しては、イオン注入による低抵抗層形成の場合
の高温度処理か不要であるため、ペテロ界面の破壊が防
止できるという利点もある。しからゲート耐圧の確保て
きるプレーナドープＡＭｎＡｓ層上にゲートを有し、高
不純物濃度ｎ−ＩｎＧａＡｓ層上にソースドレイン電極
を有しているので極めて低いソースゲート間抵抗が実現
でき、Ｇｍの劣化を回避して優れた素子特性か得られる
とともに信頼性の面で余裕を持たせることができる等の
効果あかある。

さらに、ケート耐圧の確保できる、それぞれ、不整合転
位発生臨界層厚以下の層厚を宵するＡｌＡｓ層とＩｎＡ
ｓ層を交互に積層することにより形成された高品質の超
格子層」二にゲートを有し、高不純物濃度ｎ−１ｎＧａ
Ａｓ層上にソースドレイン電極を有しているので極めて
低いソースゲート間抵抗か実現でき、Ｇｍの劣化を回避
して浸れた素子特性が得られるとともに素子の信頼性の
面て余裕を持たせることか出来る等の効果がある。

【図面の簡単な説明】

第１．３，５．６及び８図はそれぞれこの発明の第１〜
５の実施例を示す構成説明図、第２図は上記第１の実施
例の製造工程説明図、第４図は」−記載２の実施例の製
造工程説明図、第７図は上記第４の実施例の製造工程説
明図、第９，１０図はそれぞれ上記第１の実施例の変形
例を示す構成説明図、第１１．１２図はそれぞれ従来例
を示す構成説明図である。 ■　・・半絶縁性ＩｎＰ基板、 ３・・・・・・１−１ｎＧａＡｓ層（電子走行層）、５
・・−ｎ−Ａ　Ｉ　Ｉ　ｎＡｓ層（電子供給層）、６−
ｉ−ＡＩ　ＩｎＡｓ層 （ゲートショットキー層）、 ６　ａ−−−ＰＤ−Ａ　Ｉ　Ｉ　ｎＡｓ層（ゲートショ
ットキー層）、 ６ｂ−ｉ−（ＡＩＡｓ／ＩｎＡｓ）超格子層（ゲートシ
ョットキー層）、 ・ｎ−１ｎＧａＡｓ層 （オーミックコンタクト層）、 ゲート電極、９・・・・ソース電極、 ・・ドＩメイン電極。 第 図 第３図

Claims (1)

1. 【特許請求の範囲】 １、半絶縁性ＩｎＰ基板と、その基板の上方に配設され
   たIII−Ｖ族化合物半導体のゲートショットキー層と、
   そのゲートショットキー層直下に配設されたIII−Ｖ族
   化合物半導体の電子供給層と、その電子供給層と半絶縁
   性ＩｎＰ基板との間に上記電子供給層から電子の供給を
   受けるべく配設され、それによって供給された電子が走
   行しうる二次元電子層を表面に有するIII−Ｖ族化合物
   半導体の電子走行層と、上記ゲートショットキー層上に
   配設されたゲート電極と、ソース電極及びドレイン電極
   それぞれとオーミックコンタクトしうるIII−Ｖ族化合
   物半導体の一対のオーミックコンタクト層とを備えてな
   り、 一対のオーミックコンタクト層がゲートショットキー層
   及び電子供給層を間に含み、かつこれら両層から下方の
   二次元電子層に至る領域を占有してなり、 ゲートショットキー層が、アンドープのIII−Ｖ族化合
   物半導体の混晶からなるIII−Ｖ族化合物半導体装置。 ２、半絶縁性ＩｎＰ基板と、その基板の上方に配設され
   たIII−Ｖ族化合物半導体のゲートショットキー層と、
   そのゲートショットキー層直下に配設されたIII−Ｖ族
   化合物半導体の電子供給層と、その電子供給層と半絶縁
   性ＩｎＰ基板との間に上記電子供給層から電子の供給を
   受けるべく配設され、それによって供給された電子が走
   行しうる二次元電子層を表面に有するIII−Ｖ族化合物
   半導体の電子走行層と、上記ゲートショットキー層上に
   配設されたゲート電極と、ソース電極及びドレイン電極
   それぞれとオーミックコンタクトしうるIII−Ｖ族化合
   物半導体の一対のオーミックコンタクト層とを備えてな
   り、 ゲートショットキー層は高濃度に不純物がプレーナドー
   プされたIII−Ｖ族化合物半導体の混晶からなるIII−Ｖ
   族化合物半導体装置。 ３、半絶縁性１ｎＰ基板と、その基板の上方に配設され
   たIII−Ｖ族化合物半導体のゲートショットキー層と、
   そのゲートショットキー層直下に配設されたIII−Ｖ族
   化合物半導体の電子供給層と、その電子供給層と半絶縁
   性ＩｎＰ基板との間に上記電子供給層から電子の供給を
   受けるべく配設され、それによって供給された電子が走
   行しうる二次元電子層を表面に有するIII−Ｖ族化合物
   半導体の電子走行層と、上記ゲートショットキー層上に
   配設されたゲート電極と、ソース電極及びドレイン電極
   それぞれとオーミックコンタクトしうるIII−Ｖ族化合
   物半導体の一対のオーミックコンタクト層とを備えてな
   り、 ゲートショットキー層が、不整合転位発生臨界層厚以下
   の層厚を有する二元のIII−Ｖ族化合物半導体層の異な
   る２つのタイプの組み合わせからなる少なくとも一対の
   超格子層を構成するIII−Ｖ族化合物半導体装置。 ４、半絶縁性ＩｎＰ基板上方に、ｐ型不純物が実質的に
   ドープされたＡｌＩｎＡｓからなるプレーナドープ層が
   ゲートショットキー層として配設され、その直下にｎ型
   不純物がドープされたＡｌＩｎＡｓからなる電子供給層
   が配設され、そのｎ型−ＡｌＩｎＡｓ層とＩｎＰ基板と
   の間にアンドープＩｎＧａＡｓからなる電子走行層が配
   設され、プレーナドープ層および電子供給層を間に含み
   、かつこれら両層から下方のアンドープＩｎＧａＡｓか
   らなる二次元電子層に至る領域を占有して不純物がドー
   プされたオーミックコンタクト層が配設された請求項２
   記載のIII−Ｖ族化合物半導体装置 ５、半絶縁性ＩｎＰ基板上方に、不整合転位発生臨界層
   厚以下の層厚を有するＡｌＡｓ層とＩｎＡｓ層を交互に
   くり返して積層することによりゲートショットキー層と
   、しての超格子層が配設され、その直下にｎ型不純物が
   ドープされたＡｌＩｎＡｓからなる電子供給層が配設さ
   れ、そのｎ型−ＡｌＩｎＡｓ層とＩｎＰ基板との間にア
   ンドープＩｎＧａＡｓからなる電子走行層が配設され、
   ゲートショットキー層および電子供給層を間に含み、か
   つこれら両層から下方のアンドープＩｎＧａＡｓからな
   る二次元電子層に至る領域を占有して不純物がドープさ
   れたオーミックコンタクト層が配設された請求項３記載
   のIII−Ｖ族化合物半導体装置。