JPS62209865A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62209865A JPS62209865A JP5287286A JP5287286A JPS62209865A JP S62209865 A JPS62209865 A JP S62209865A JP 5287286 A JP5287286 A JP 5287286A JP 5287286 A JP5287286 A JP 5287286A JP S62209865 A JPS62209865 A JP S62209865A
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Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関するものである。
（従来の技術）
従来、半導体装置の製造過程において半導体基板の一部
をエツチングし、そこへ埋込み成長等の再成長が行なわ
れている。しかし再成長部分のエツチングに際し、例え
ばウェットエッチを用いるとエツチングの深さを精度良
く制御することができなかった。またエツチング後、再
成長を行う際に再成長界面に高抵抗層が生じる問題があ
った。これらのことを解決する一例としては、１９８５
年春季の第３２回応用物理学関係連合講演会予稿集１３
１ページに掲載の史上等により示されている。第２図（
ａ）〜（ｂ）は発表されたレーザダイオードの製造方法
を示す素子断面図である。即ちまず１回目のＭＢＥ成長
で第２図（ａ）に示す様にＮ型ＧａＡｓ基板４１上にＮ
型ＡＩＧａＡｓ（ＡＩ組成ｘ＝０．６）４２、無添加Ａ
ｌＧａＡｓ活性層（ｘ＝０．１５）４３、Ｐ型ＡＩＧａ
Ａｓ（ｘ＝０．６）４４、パッシベーション膜としてＮ
型ＧａＡｓ４５、Ｎ型ＡＩＧａＡｓ（ｘ＝ ０．１５）
４６、Ｎ型ＧａＡｓ４７を順次成長させる。
をエツチングし、そこへ埋込み成長等の再成長が行なわ
れている。しかし再成長部分のエツチングに際し、例え
ばウェットエッチを用いるとエツチングの深さを精度良
く制御することができなかった。またエツチング後、再
成長を行う際に再成長界面に高抵抗層が生じる問題があ
った。これらのことを解決する一例としては、１９８５
年春季の第３２回応用物理学関係連合講演会予稿集１３
１ページに掲載の史上等により示されている。第２図（
ａ）〜（ｂ）は発表されたレーザダイオードの製造方法
を示す素子断面図である。即ちまず１回目のＭＢＥ成長
で第２図（ａ）に示す様にＮ型ＧａＡｓ基板４１上にＮ
型ＡＩＧａＡｓ（ＡＩ組成ｘ＝０．６）４２、無添加Ａ
ｌＧａＡｓ活性層（ｘ＝０．１５）４３、Ｐ型ＡＩＧａ
Ａｓ（ｘ＝０．６）４４、パッシベーション膜としてＮ
型ＧａＡｓ４５、Ｎ型ＡＩＧａＡｓ（ｘ＝ ０．１５）
４６、Ｎ型ＧａＡｓ４７を順次成長させる。
次に第２図（ｂ）に示す様に基板を外部に取り出し、Ｎ
型ＧａＡｓ４５が０．１ｐｍ−０，２ｐｍ程度残るよう
にストライブ溝をエツチング形成する。次に再度基板を
ＭＢＥ装置に導入し基板加熱を行なう。半導体はその半
導体に特有のある温度以上になると表面が分解し、蒸発
する。したがってこの蒸発を制御することにより半導体
の熱エツチングを行なうことができる。この例では第２
図（Ｃ）に示す様に、Ｎ型ＧａＡｓ４５とＰ型ＡｌＧａ
Ａｓ４４の熱エツチング速度が大きく違うことを利用し
て、パッシベーション膜のＮ型ＧａＡｓ４５のみを選択
的にエツチングした後、続けて第２図（ｄ）に示す様に
Ｐ型ＡＩＧａＡｓ（ｘ ＝ ０．６）４８．Ｐ＋型Ｇａ
Ａｓ４９を再成長させる。この例ではＮ型ＧａＡｓ４５
を熱エツチングする事により清浄なＰ型ＡｌＧａＡｓ４
４界而を出し、再成長界面における高抵抗層の発生を除
去すると共に、同時にＰ型ＡｌＧａＡｓ４４をＮ型Ｇａ
Ａｓ４５のエツチング停止層として用いている。以上述
べた方法におてはＰ型ＡｌＧａＡｓ４４を熱エツチング
の停止層として用いているが、同時に同層はレーザダイ
オードの閉じ込め層としての機能を持っている。
型ＧａＡｓ４５が０．１ｐｍ−０，２ｐｍ程度残るよう
にストライブ溝をエツチング形成する。次に再度基板を
ＭＢＥ装置に導入し基板加熱を行なう。半導体はその半
導体に特有のある温度以上になると表面が分解し、蒸発
する。したがってこの蒸発を制御することにより半導体
の熱エツチングを行なうことができる。この例では第２
図（Ｃ）に示す様に、Ｎ型ＧａＡｓ４５とＰ型ＡｌＧａ
Ａｓ４４の熱エツチング速度が大きく違うことを利用し
て、パッシベーション膜のＮ型ＧａＡｓ４５のみを選択
的にエツチングした後、続けて第２図（ｄ）に示す様に
Ｐ型ＡＩＧａＡｓ（ｘ ＝ ０．６）４８．Ｐ＋型Ｇａ
Ａｓ４９を再成長させる。この例ではＮ型ＧａＡｓ４５
を熱エツチングする事により清浄なＰ型ＡｌＧａＡｓ４
４界而を出し、再成長界面における高抵抗層の発生を除
去すると共に、同時にＰ型ＡｌＧａＡｓ４４をＮ型Ｇａ
Ａｓ４５のエツチング停止層として用いている。以上述
べた方法におてはＰ型ＡｌＧａＡｓ４４を熱エツチング
の停止層として用いているが、同時に同層はレーザダイ
オードの閉じ込め層としての機能を持っている。
（発明が解決しようとする問題点）
しかしながら、一般の半導体装置の製造過程に上記熱エ
ツチング法、さらにそれに引き続く再成長法を用いると
、エツチング停止のための層が存在することにより逆に
半導体装置の特性が劣化する場合がある。例えばエツチ
ング停止層を電子デバイスにおける能動層中に形成した
場合、それがある厚みを持って存在するため、むしろ走
行電子の障壁あるいは散乱因子となり得る。したがって
単にエツチング停止層としてのみ機能し、作製される半
導体装置の特性には、はとんど悪影響を与えないエツチ
ング停止層の形成方法が必要とされる。
ツチング法、さらにそれに引き続く再成長法を用いると
、エツチング停止のための層が存在することにより逆に
半導体装置の特性が劣化する場合がある。例えばエツチ
ング停止層を電子デバイスにおける能動層中に形成した
場合、それがある厚みを持って存在するため、むしろ走
行電子の障壁あるいは散乱因子となり得る。したがって
単にエツチング停止層としてのみ機能し、作製される半
導体装置の特性には、はとんど悪影響を与えないエツチ
ング停止層の形成方法が必要とされる。
本発明の目的は上記の欠点を除去し、一般の半導体装置
にも容易に用いることのできるエツチング停止層の形成
法を提供するものである。
にも容易に用いることのできるエツチング停止層の形成
法を提供するものである。
（問題点を解決するための手段）
半導体基板上にエツチング速度の小さい第１の半導体層
を形成し、次に該第１の半導体層よりエツチング速度の
大きい半導体層を順次形成し、後に該第２の半導体層の
みをエツチングし、次に該第１の半導体層上に第３の半
導体層を形成する半導体装置の製造方法において、該第
１のエツチング速度の小さい半導体層を少なくとも２層
以上に分割し、分割された該半導体層間には該第１の半
導体層よりエツチング速度の大きい半導体層を含むこと
を特徴とする。
を形成し、次に該第１の半導体層よりエツチング速度の
大きい半導体層を順次形成し、後に該第２の半導体層の
みをエツチングし、次に該第１の半導体層上に第３の半
導体層を形成する半導体装置の製造方法において、該第
１のエツチング速度の小さい半導体層を少なくとも２層
以上に分割し、分割された該半導体層間には該第１の半
導体層よりエツチング速度の大きい半導体層を含むこと
を特徴とする。
（作用）
以下、実施例を示した第１図（ａ）〜（０の素子断面図
を参照しつつ、本発明特有の作用、効果について記述す
る。説明の都合上特定の材料、半導体装置を用いること
にするが、本発明の原理に照合すれば、他の材料、半導
体装置に対しても適用できることは明らかである。
を参照しつつ、本発明特有の作用、効果について記述す
る。説明の都合上特定の材料、半導体装置を用いること
にするが、本発明の原理に照合すれば、他の材料、半導
体装置に対しても適用できることは明らかである。
本実施例は電界効果トランジスタの製造方法に関する。
まず第１図（ａ）に示す様に、高抵抗基板１５上に高純
度の半導体層１４を成長し、次に蒸発速度の小さい高純
度半導体層１１を成長する。この半導体層１１は続けて
成長する高純度半導体層１２よりも蒸発速度が充分小さ
いことが必須条件である。ここで熱エツチングの停止層
となる半導体層１１をただ１層にして用いる場合が従来
例で示した方法であるが、本発明はこれを少なくとも２
層以上に分割することを特徴とする。第１図に示す実施
例においては、半導体層１１を例えば３層に分割してい
る。また分割された半導体層１１の間には、半導体層１
１より蒸発速度の大きい高純度半導体層１３を成長して
いる。半導体層１１の膜厚は、分割した３層の合計の膜
厚においては、半導体層１２の熱エツチングの停止層と
して機能するが、各分割層は充分薄く、それらの存在は
電子の移動度を低下させない様に選ぶ。次に蒸発速度の
大きな高純度半導体層１２を成長する。
度の半導体層１４を成長し、次に蒸発速度の小さい高純
度半導体層１１を成長する。この半導体層１１は続けて
成長する高純度半導体層１２よりも蒸発速度が充分小さ
いことが必須条件である。ここで熱エツチングの停止層
となる半導体層１１をただ１層にして用いる場合が従来
例で示した方法であるが、本発明はこれを少なくとも２
層以上に分割することを特徴とする。第１図に示す実施
例においては、半導体層１１を例えば３層に分割してい
る。また分割された半導体層１１の間には、半導体層１
１より蒸発速度の大きい高純度半導体層１３を成長して
いる。半導体層１１の膜厚は、分割した３層の合計の膜
厚においては、半導体層１２の熱エツチングの停止層と
して機能するが、各分割層は充分薄く、それらの存在は
電子の移動度を低下させない様に選ぶ。次に蒸発速度の
大きな高純度半導体層１２を成長する。
さらに半導体層１２より電子親和力の小さい高純度半導
体層２１、続けて半導体層１２より電子親和力の小さい
Ｎ中型半導体層２２を成長する。次に第１図（ｂ）に示
す様にゲート部にエツチングマスク１６を形成する。さ
らに第１図（ｅ）に示す様にエツチングマスク１６を用
いソース、ドレイン形成部を開口するが、まずウェット
エッチ等を用い半導体層２１及び２２を除去し、半導体
層１２の途中でエツチングを停止する。次に基板を加熱
し、半導体層１２の熱エツチングを行なうが、半導体層
１２が熱エツチングで除去された後、先に述べた様に半
導体層１１の膜厚を設計したため、第１図（ｄ）になっ
た状態でエツチングが自動的に停止する。引き続きソー
ス、ドレイン開口部にＮ生型半導体１１７を再成長し、
次にエツチングマスク１６及びその上の堆積物を除去す
る（第１図（ｅ））。次に第１図（０に示す様に再成長
部１７上にソース電極１９、およびドレイン電極２０を
形成しまたＮ中型半導体層２２上にゲート電極１８を形
成する。
体層２１、続けて半導体層１２より電子親和力の小さい
Ｎ中型半導体層２２を成長する。次に第１図（ｂ）に示
す様にゲート部にエツチングマスク１６を形成する。さ
らに第１図（ｅ）に示す様にエツチングマスク１６を用
いソース、ドレイン形成部を開口するが、まずウェット
エッチ等を用い半導体層２１及び２２を除去し、半導体
層１２の途中でエツチングを停止する。次に基板を加熱
し、半導体層１２の熱エツチングを行なうが、半導体層
１２が熱エツチングで除去された後、先に述べた様に半
導体層１１の膜厚を設計したため、第１図（ｄ）になっ
た状態でエツチングが自動的に停止する。引き続きソー
ス、ドレイン開口部にＮ生型半導体１１７を再成長し、
次にエツチングマスク１６及びその上の堆積物を除去す
る（第１図（ｅ））。次に第１図（０に示す様に再成長
部１７上にソース電極１９、およびドレイン電極２０を
形成しまたＮ中型半導体層２２上にゲート電極１８を形
成する。
本実施例においては、熱エツチングを行なうため、通常
再成長界面に生じる高抵抗層を除去でき、また蒸発速度
の小さな半導体層１１を用いるため第１図（ｄ）に示す
様にエツチング深さを自動的に決定することが可能であ
る。したがってショートチャンネル効果が小さく、また
ソース抵抗の小さな電界効果トランジスタが形成できる
。また第１図（Ｏに示す様に電子のチャンネルとなるゲ
ート１８下には半導体層１１が残るが、この層は分割さ
れており、しかも各分割層は充分薄く形成されているた
め、それぞれの厚みは電子の波導関数の広がりに較べ充
分小さく、したがって電子に対する障壁、散乱因子とし
てはほとんど寄与しない。したがってその存在は、半導
体装置の特性に影響を与えない。
再成長界面に生じる高抵抗層を除去でき、また蒸発速度
の小さな半導体層１１を用いるため第１図（ｄ）に示す
様にエツチング深さを自動的に決定することが可能であ
る。したがってショートチャンネル効果が小さく、また
ソース抵抗の小さな電界効果トランジスタが形成できる
。また第１図（Ｏに示す様に電子のチャンネルとなるゲ
ート１８下には半導体層１１が残るが、この層は分割さ
れており、しかも各分割層は充分薄く形成されているた
め、それぞれの厚みは電子の波導関数の広がりに較べ充
分小さく、したがって電子に対する障壁、散乱因子とし
てはほとんど寄与しない。したがってその存在は、半導
体装置の特性に影響を与えない。
（実施例）
本発明の電界効果トランジスタの製造法における実施例
をさらに詳細に説明する。成長はモレキュラービームエ
ピタキシー（Ｍｏｌｅｃｕｌａｒ旦ｅａｍ４ｉｔａｘｙ
；以下ＭＢＥ）装置を用い行なった。まず第１図（ａ）
に示す様に半絶縁性ＧａＡｓ基板１５上に無添加ＧａＡ
ｓ１４を成長速度毎時１ｐｍ、成長温度６５０°Ｃで８
０００人成長した。次の蒸発速度の小さい半導体層１１
としては無添加ＡｌＡｓを毎時０．２１１で成長し用い
、半導体層１３としては無添加ＧａＡｓを用いた。まず
ＡｌＡｓを１２人、次にＧａＡｓを５０人、次にＡｌＡ
ｓを１２Ａ、次にＡｌＡｓを６人成長し、図中の半導体
層１１および１３を形成した。本実施例ではエツチング
停止層として機能するＡｌＡｓは基板側から１２人（２
原子層厚に相当）を２居、および６人（１原子層厚に相
当）を１層、計３層に分割して用いており合計３０人（
５原子層厚に相当）で熱エツチングの停止層として機能
し得る。次に無添加ＧａＡｓ１２を６００人、次にＡＩ
□、３Ｇａ□、７Ａｓ２１を２０人、次にＳｉを２Ｘ１
０１８ａｍ−３添加したＡＩｏ、３Ｇａ□。
をさらに詳細に説明する。成長はモレキュラービームエ
ピタキシー（Ｍｏｌｅｃｕｌａｒ旦ｅａｍ４ｉｔａｘｙ
；以下ＭＢＥ）装置を用い行なった。まず第１図（ａ）
に示す様に半絶縁性ＧａＡｓ基板１５上に無添加ＧａＡ
ｓ１４を成長速度毎時１ｐｍ、成長温度６５０°Ｃで８
０００人成長した。次の蒸発速度の小さい半導体層１１
としては無添加ＡｌＡｓを毎時０．２１１で成長し用い
、半導体層１３としては無添加ＧａＡｓを用いた。まず
ＡｌＡｓを１２人、次にＧａＡｓを５０人、次にＡｌＡ
ｓを１２Ａ、次にＡｌＡｓを６人成長し、図中の半導体
層１１および１３を形成した。本実施例ではエツチング
停止層として機能するＡｌＡｓは基板側から１２人（２
原子層厚に相当）を２居、および６人（１原子層厚に相
当）を１層、計３層に分割して用いており合計３０人（
５原子層厚に相当）で熱エツチングの停止層として機能
し得る。次に無添加ＧａＡｓ１２を６００人、次にＡＩ
□、３Ｇａ□、７Ａｓ２１を２０人、次にＳｉを２Ｘ１
０１８ａｍ−３添加したＡＩｏ、３Ｇａ□。
７Ａｓ２２を４６０人成長した。次に第１図（ｂ）に示
すエツチングマスクとして５ｉ０２１６を２０００人形
成し、第１図（Ｃ）に示す様にこれをマスクにＡｌＧａ
Ａｓ層をリン酸素エツチング選択的に除去する。この際
ＧａＡｓ層１２まで１００Ａ程度オーバーエツチングし
ている。次に基板を再びＭＢＥ装置に入れ、第１図（ｄ
）に示す様にヒ素を約２Ｘ１０−５ｔｏｒｒ圧で基板に
照射しながら基板温度７２０’Ｃで１０分間熱エツチン
グを行なった。この時のＧａＡｓの熱エツチング速度は
毎分約１５０人程度である。次にＮ＋コンタクト層とし
てＳｉを５ Ｘ １０１８ｃｍ−３添加したＧａＡｓ層
を基板温度６００°Ｃで１５００人再成長した後、第１
図（ｅ）に示した様に基板を成長室から取り出し、５ｉ
０２１６上の堆積分および５ｉ０２を取り除く。さらに
第１図（Ｏに示す様にソース、ドレインのオーミック、
電極１９．２０を形成し、またゲート電極１８を形成し
た。
すエツチングマスクとして５ｉ０２１６を２０００人形
成し、第１図（Ｃ）に示す様にこれをマスクにＡｌＧａ
Ａｓ層をリン酸素エツチング選択的に除去する。この際
ＧａＡｓ層１２まで１００Ａ程度オーバーエツチングし
ている。次に基板を再びＭＢＥ装置に入れ、第１図（ｄ
）に示す様にヒ素を約２Ｘ１０−５ｔｏｒｒ圧で基板に
照射しながら基板温度７２０’Ｃで１０分間熱エツチン
グを行なった。この時のＧａＡｓの熱エツチング速度は
毎分約１５０人程度である。次にＮ＋コンタクト層とし
てＳｉを５ Ｘ １０１８ｃｍ−３添加したＧａＡｓ層
を基板温度６００°Ｃで１５００人再成長した後、第１
図（ｅ）に示した様に基板を成長室から取り出し、５ｉ
０２１６上の堆積分および５ｉ０２を取り除く。さらに
第１図（Ｏに示す様にソース、ドレインのオーミック、
電極１９．２０を形成し、またゲート電極１８を形成し
た。
本実施例では二次元電子ガスのチャンネル部にＡｌＡｓ
が分割されて残るため、従来技術の行にＡｌＡｓを分割
せず用いた場合は二次元電子ガスの移動度の劣化が見ら
れるが、この場合は通常得られる二次元電子ガスと同等
の特性が得られた。しかも本発明より再成長界面に生じ
る高抵抗層が除去でき、またＮ中層の深さを精度良く制
御しＮ＋コンタクト層の再成長が行なえたため、ソース
抵抗、ショートチャンネル効果の小さい良好な特性を持
つ電界効果トランジスタが製造できた。
が分割されて残るため、従来技術の行にＡｌＡｓを分割
せず用いた場合は二次元電子ガスの移動度の劣化が見ら
れるが、この場合は通常得られる二次元電子ガスと同等
の特性が得られた。しかも本発明より再成長界面に生じ
る高抵抗層が除去でき、またＮ中層の深さを精度良く制
御しＮ＋コンタクト層の再成長が行なえたため、ソース
抵抗、ショートチャンネル効果の小さい良好な特性を持
つ電界効果トランジスタが製造できた。
なお実施例では本発明を実現する材料としてＧａＡｓ／
ＡｌＡｓの組み合わせのみを用い説明したが、本発明の
基本原理は、エツチング速度の異なる少なくとも２種以
上の材料の組み合せに対し適用可能である。例えばＧａ
Ａｓより熱エツチング速度のさらに大きい材料としても
ＩｎＡｓ、ＩｎＰ等があり、多くの材料の組み合わせを
用いることができる。
ＡｌＡｓの組み合わせのみを用い説明したが、本発明の
基本原理は、エツチング速度の異なる少なくとも２種以
上の材料の組み合せに対し適用可能である。例えばＧａ
Ａｓより熱エツチング速度のさらに大きい材料としても
ＩｎＡｓ、ＩｎＰ等があり、多くの材料の組み合わせを
用いることができる。
（発明の効果）
本発明より、再成長を行なう前の熱エツチングにおいて
、エツチングを自動的に停止し、しかもエツチング停止
層の存在が半導体装置の特性に悪影響を与えない汎用性
あるエツチング停止層を用いた半導体装置の製造方法が
得られた。
、エツチングを自動的に停止し、しかもエツチング停止
層の存在が半導体装置の特性に悪影響を与えない汎用性
あるエツチング停止層を用いた半導体装置の製造方法が
得られた。
第１図（ａ）〜（Ｏは本発明の実施例を示す素子断面図
、第２図（ａ）〜（ｄ）は従来例を示す素子断面図であ
る。 図において １１・ＡｌＡｓ、１２と１３と１４・ＧａＡｓ、１５−
・・半絶縁性ＧａＡｓ基板、１６・・・ＳｉＯ２，１７
・Ｎ＋型ＧａＡｓ、 １８−ゲート電極、１９・・・ソ
ース電極、２０・・・ドレイン電極、２１・・・ＡｌＧ
ａＡｓ、２２．、、Ｎ型ＡｌＧａＡｓ、 ４１−Ｎ型Ｇ
ａＡｓ基板、４２・Ｎ型ＡｌＧａＡｓ（ｘ＝０．６）、
４３・ＡＩＧａＡｓ（ｘ＝０．１５）、４４・Ｐ型ＡＩ
ＧａＡｓ（ｘ＝０．６）、４５・Ｎ型ＧａＡｓ、４６・
Ｎ型ＡｌＧａＡｓ（ｘ ＝ ０．１５）、４７・Ｎ型Ｇ
ａＡｓ。 ４８・Ｐ型ＡＩＧａＡｓ（ｘ ＝ ０．６）第１ 日 オ １ 図
、第２図（ａ）〜（ｄ）は従来例を示す素子断面図であ
る。 図において １１・ＡｌＡｓ、１２と１３と１４・ＧａＡｓ、１５−
・・半絶縁性ＧａＡｓ基板、１６・・・ＳｉＯ２，１７
・Ｎ＋型ＧａＡｓ、 １８−ゲート電極、１９・・・ソ
ース電極、２０・・・ドレイン電極、２１・・・ＡｌＧ
ａＡｓ、２２．、、Ｎ型ＡｌＧａＡｓ、 ４１−Ｎ型Ｇ
ａＡｓ基板、４２・Ｎ型ＡｌＧａＡｓ（ｘ＝０．６）、
４３・ＡＩＧａＡｓ（ｘ＝０．１５）、４４・Ｐ型ＡＩ
ＧａＡｓ（ｘ＝０．６）、４５・Ｎ型ＧａＡｓ、４６・
Ｎ型ＡｌＧａＡｓ（ｘ ＝ ０．１５）、４７・Ｎ型Ｇ
ａＡｓ。 ４８・Ｐ型ＡＩＧａＡｓ（ｘ ＝ ０．６）第１ 日 オ １ 図
Claims (1)
- 半導体基板上にエッチング速度の小さい第１の半導体層
を形成し、次に該第１の半導体層よりエッチング速度の
大きい第２の半導体層を順次形成し、後に該第２の半導
体層のみをエッチングし、次に該第１の半導体層上に第
３の半導体層を形成する半導体装置の製造方法において
、該第１のエッチング速度の小さい半導体層を少なくと
も２層以上に分割し、分割された該半導体層間には該第
１の半導体層よりエッチング速度の大きい半導体層を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287286A JPS62209865A (ja) | 1986-03-10 | 1986-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287286A JPS62209865A (ja) | 1986-03-10 | 1986-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209865A true JPS62209865A (ja) | 1987-09-16 |
Family
ID=12926968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287286A Pending JPS62209865A (ja) | 1986-03-10 | 1986-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209865A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978882A (en) * | 1989-04-25 | 1990-12-18 | Canon Kabushiki Kaisha | Vibration wave driven motor |
| JPH0369127A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH03211839A (ja) * | 1989-12-31 | 1991-09-17 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
| JPH0428237A (ja) * | 1990-05-23 | 1992-01-30 | Sharp Corp | ３―ｖ族化合物半導体装置 |
-
1986
- 1986-03-10 JP JP5287286A patent/JPS62209865A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978882A (en) * | 1989-04-25 | 1990-12-18 | Canon Kabushiki Kaisha | Vibration wave driven motor |
| JPH0369127A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH03211839A (ja) * | 1989-12-31 | 1991-09-17 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
| JPH0428237A (ja) * | 1990-05-23 | 1992-01-30 | Sharp Corp | ３―ｖ族化合物半導体装置 |
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