JPH0428265A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0428265A JPH0428265A JP2133095A JP13309590A JPH0428265A JP H0428265 A JPH0428265 A JP H0428265A JP 2133095 A JP2133095 A JP 2133095A JP 13309590 A JP13309590 A JP 13309590A JP H0428265 A JPH0428265 A JP H0428265A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電子機器に用いられるＭＩＳＦＥＴ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−５ｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓ ｉｓ ｔｏ
ｒ）型の半導体装置およびその製造方法に関する。
ａｌ−Ｉｎｓｕｌａｔｏｒ−５ｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓ ｉｓ ｔｏ
ｒ）型の半導体装置およびその製造方法に関する。
（発明の概要）
本発明は、半導体装置においてゲート電極の膜厚をゲー
ト絶縁膜の膜厚の２倍以下かつ単分子層以上とすること
により、絶縁膜中の電子トラップの発生と、絶縁膜への
電子注入の際に起こる界面準位の発生を抑えたものであ
る。
ト絶縁膜の膜厚の２倍以下かつ単分子層以上とすること
により、絶縁膜中の電子トラップの発生と、絶縁膜への
電子注入の際に起こる界面準位の発生を抑えたものであ
る。
（従来の技術）
従来、半導体装置のゲート絶縁膜と多結晶シリコンゲー
ト等から成るゲート電極のそれぞれの膜厚比は半導体装
置がＭＯ３型トランジスタであれば通常１対６から１対
８程度（第２図）、半導体装置がフローティングゲート
型メモリトランジスタであれば１対１０以上であった（
第３図）。なお、第２図と第３図において１はｎ゛ソー
ス領域２はｎ゛ ドレイン領域、３はゲート絶縁膜、８
はＰ型シリコン基板、４はゲート電極、５はフローティ
ングゲート電極、６はコントロールゲート電極である。
ト等から成るゲート電極のそれぞれの膜厚比は半導体装
置がＭＯ３型トランジスタであれば通常１対６から１対
８程度（第２図）、半導体装置がフローティングゲート
型メモリトランジスタであれば１対１０以上であった（
第３図）。なお、第２図と第３図において１はｎ゛ソー
ス領域２はｎ゛ ドレイン領域、３はゲート絶縁膜、８
はＰ型シリコン基板、４はゲート電極、５はフローティ
ングゲート電極、６はコントロールゲート電極である。
Ｃ−Ｖ曲線の電圧シフトを第５図や第６図の絶縁膜と酸
化膜中と界面準位にトラップされた電子数の割合の関係
に用いることができるが、従来は第５図や第６図の点Ｃ
に示すように１００や２００人の絶縁膜に対し３０００
人程度０ゲート電極を形成している。
化膜中と界面準位にトラップされた電子数の割合の関係
に用いることができるが、従来は第５図や第６図の点Ｃ
に示すように１００や２００人の絶縁膜に対し３０００
人程度０ゲート電極を形成している。
（発明が解決しようとする課題）
従来のように、ゲート絶縁膜厚に比べ多結晶シリコンゲ
ート等から成るゲート電極膜厚が厚い場合には、絶縁膜
中に電子トラップが多（、また絶縁膜への電子注入によ
って絶縁膜とＳｉ基板の間に界面準位が多く発生し半導
体装置のの経時変化を起こしていた。よって半導体装置
がＭＯＳ）ランジスタであればトランジスタのしきい値
の変化を起こしていた。また半導体装置がフローティン
グゲー（・型メモリトランジスタであればゲート絶縁膜
中と界面準位に電子がトラップされてメモリの書換え回
数限界の低下を起こしていた。
ート等から成るゲート電極膜厚が厚い場合には、絶縁膜
中に電子トラップが多（、また絶縁膜への電子注入によ
って絶縁膜とＳｉ基板の間に界面準位が多く発生し半導
体装置のの経時変化を起こしていた。よって半導体装置
がＭＯＳ）ランジスタであればトランジスタのしきい値
の変化を起こしていた。また半導体装置がフローティン
グゲー（・型メモリトランジスタであればゲート絶縁膜
中と界面準位に電子がトラップされてメモリの書換え回
数限界の低下を起こしていた。
（課題を解決するだめの手段）
本発明では、半導体装置の多結晶シリコンゲート等のゲ
ート電極の膜厚をゲート絶縁膜膜厚の２倍以下かつ単分
子層以上にした。
ート電極の膜厚をゲート絶縁膜膜厚の２倍以下かつ単分
子層以上にした。
（作用）
本発明のように形成された半導体装置は、ゲート絶縁膜
中の電子トラップと、ゲート絶縁膜への電子注入によっ
て発生ずる界面準位が少ないために、半導体装置の経時
変化を少なくすることができる。
中の電子トラップと、ゲート絶縁膜への電子注入によっ
て発生ずる界面準位が少ないために、半導体装置の経時
変化を少なくすることができる。
（実施例）
以下に、本発明の半導体装置及びその製造方法の実施例
を図面にもとづいて説明する。実施例においてはゲート
絶縁膜にシリコン酸化膜を用いたＭＯ３型半導体装置に
ついて説明するが、シリコン酸化膜に限定する必要はな
いことば言うまでもない。またゲート電極は多結晶シリ
コンゲートについて説明するがシリサイドもしくはポリ
サイドなどであっても構わない。
を図面にもとづいて説明する。実施例においてはゲート
絶縁膜にシリコン酸化膜を用いたＭＯ３型半導体装置に
ついて説明するが、シリコン酸化膜に限定する必要はな
いことば言うまでもない。またゲート電極は多結晶シリ
コンゲートについて説明するがシリサイドもしくはポリ
サイドなどであっても構わない。
（実施例１）
第１図は、本発明によるＳｉのＮチャネルＭＯ８型トラ
ンジスタの構造断面図である。Ｐ型シリコン基板８の表
面部分のＰ型チャネル領域を挟んで、ｎ“ソース領域１
及びｎ＋ ドレイン領域２が設けられ、Ｐ型チャネル領
域上にゲート酸化膜３が形成され、更にその上にはゲー
ト酸化膜の膜厚の２倍以下かつ単分子層以上の膜厚を有
する多結晶シリコンから成るゲート電極４が形成されて
いる。 第５図のＣ−Ｖ曲線の電圧シフトを１００人の
ゲート酸化膜を用いたときのゲート電極膜厚と絶縁膜中
と界面準位にトラップされた電子数の割合の関係に用い
ることができる。ここにおいて、曲線ａは乾燥（ドライ
：Ｄｒｙ）酸化により製造された本発明の半導体装置の
特性を表し、また曲線すはＣｌ（クロロ）を混入した酸
化により製造された本発明の半導体装置の特性を表して
いる。
ンジスタの構造断面図である。Ｐ型シリコン基板８の表
面部分のＰ型チャネル領域を挟んで、ｎ“ソース領域１
及びｎ＋ ドレイン領域２が設けられ、Ｐ型チャネル領
域上にゲート酸化膜３が形成され、更にその上にはゲー
ト酸化膜の膜厚の２倍以下かつ単分子層以上の膜厚を有
する多結晶シリコンから成るゲート電極４が形成されて
いる。 第５図のＣ−Ｖ曲線の電圧シフトを１００人の
ゲート酸化膜を用いたときのゲート電極膜厚と絶縁膜中
と界面準位にトラップされた電子数の割合の関係に用い
ることができる。ここにおいて、曲線ａは乾燥（ドライ
：Ｄｒｙ）酸化により製造された本発明の半導体装置の
特性を表し、また曲線すはＣｌ（クロロ）を混入した酸
化により製造された本発明の半導体装置の特性を表して
いる。
曲線ａより不純物ドープされた多結晶シリコン膜厚の範
囲は上限は酸化膜厚の２倍以下、また下限はゲート電極
としで機能する単分子層以上であればよいが実用上は５
〜１０層が好ましい。この範囲内にしたときに電子トラ
ップが著しく減少することが判る。また酸素のみもしく
は希釈された酸素による酸化膜においても効果はあるが
、酸化膜中にＣｌ（クロロ）を混入することにより、さ
らに電子トラップは顕著に減少することが曲線すより理
解される。膜厚の範囲においては曲線ａと同様である。
囲は上限は酸化膜厚の２倍以下、また下限はゲート電極
としで機能する単分子層以上であればよいが実用上は５
〜１０層が好ましい。この範囲内にしたときに電子トラ
ップが著しく減少することが判る。また酸素のみもしく
は希釈された酸素による酸化膜においても効果はあるが
、酸化膜中にＣｌ（クロロ）を混入することにより、さ
らに電子トラップは顕著に減少することが曲線すより理
解される。膜厚の範囲においては曲線ａと同様である。
デーｌ−酸化膜中にＣｌ（クロロ）を混入する方法には
ＨＣｌ酸化、ＴＣＡ （）リクロロエタン）、ＴＣＥ
（）リクロロエチレン）を！素中に混入した酸化法、Ｃ
ｌのイオン注入などがあるがここでは一般的なＴＣＡを
酸素中に混入する酸化（ＴＣＡ酸化）について説明する
。ＴＣＡ酸化を用いる場合には、９５０°Ｃ−１０５０
’ｃの範囲内で行うと効果的である。また第６図のＣ−
Ｖ曲線の電圧シフトを２００人のゲート酸化膜を用いた
ときのゲート電極膜厚と絶縁膜中と界面準位にトラップ
された電子数の割合の関係に用いることができる。ここ
においても第５図と同様に曲線ａは乾燥（ドライ：Ｄｒ
ｙ）酸化により製造された本発明の半導体装置の特性を
表し、また曲線すはＣｌ（クロロ）を混入した酸化によ
り製造された本発明の半導体装置の特性を表しており、
第５図と同様の範囲において従来技術に比べ特性が改善
されている。
ＨＣｌ酸化、ＴＣＡ （）リクロロエタン）、ＴＣＥ
（）リクロロエチレン）を！素中に混入した酸化法、Ｃ
ｌのイオン注入などがあるがここでは一般的なＴＣＡを
酸素中に混入する酸化（ＴＣＡ酸化）について説明する
。ＴＣＡ酸化を用いる場合には、９５０°Ｃ−１０５０
’ｃの範囲内で行うと効果的である。また第６図のＣ−
Ｖ曲線の電圧シフトを２００人のゲート酸化膜を用いた
ときのゲート電極膜厚と絶縁膜中と界面準位にトラップ
された電子数の割合の関係に用いることができる。ここ
においても第５図と同様に曲線ａは乾燥（ドライ：Ｄｒ
ｙ）酸化により製造された本発明の半導体装置の特性を
表し、また曲線すはＣｌ（クロロ）を混入した酸化によ
り製造された本発明の半導体装置の特性を表しており、
第５図と同様の範囲において従来技術に比べ特性が改善
されている。
（実施例２）
第４図は、本発明によるフローティングゲート型メモリ
トランジスタの構造断面図である。Ｐ型シリコン基板８
のＰ型チャネル領域を挾んで、ｎ”ソース領域１及びｎ
“ ドレイン領域２が設けられ、Ｐ型チャネル領域上に
ゲート酸化膜３が設けられ更にその上にゲート酸化膜厚
の２倍以下かつ単分子層以上の膜厚をもつ多結晶シリコ
ンから成るフローティングゲート電極５を設け、さらに
その上に絶縁膜７を介してコントロールゲート電極６を
設けた構造になっている。
トランジスタの構造断面図である。Ｐ型シリコン基板８
のＰ型チャネル領域を挾んで、ｎ”ソース領域１及びｎ
“ ドレイン領域２が設けられ、Ｐ型チャネル領域上に
ゲート酸化膜３が設けられ更にその上にゲート酸化膜厚
の２倍以下かつ単分子層以上の膜厚をもつ多結晶シリコ
ンから成るフローティングゲート電極５を設け、さらに
その上に絶縁膜７を介してコントロールゲート電極６を
設けた構造になっている。
（実施例３）
本発明によるＳｉのＮチャネルＭＯ８型トランジスタの
製造工程順断面図を説明する。第７図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上にゲート酸化膜３を
形成したところを示している。ゲート酸化膜の形成方法
には熱酸化法やＣＶＤ法によるものがあるがここでは熱
酸化によるものを用いた。第７図（ｂ）はゲート酸化膜
の膜厚の２倍以下かつ単分子層以上の膜厚を持つ不純物
トープされた多結晶シリコン膜９を形成したところを示
している。ゲート酸化膜の膜厚の２倍以下かつ単分子層
以上の不純物ドープされた薄い膜厚のゲート電極を形成
する方法にはＣＶＤ法や減圧ＣＶＤ法によりデー１−電
極を形成した後、 ＰＯＣｌｉなどにより不純物ドー
プする方法などがあるが、膜厚制御の点ではＭ Ｌ Ｅ
（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ ！Ｅｐｉｔａｘｙ
）法による薄い膜厚のゲート電極形成後に不純物ドー
プする方法が優れている。また不純物ドープしながら薄
い膜厚のゲート電極を形成する方法には、ＰＨ３などの
ガスを混入して行うＣＶＤ法や減圧ＣＶＤ法等があるが
、膜厚制御の点ではＭ Ｌ Ｄ （Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優れている。第
７図（Ｃ）はレジストもしくはレジストおよびゲート電
極４をマスクとしてゲート酸化膜３を介してＰやＡ３な
どのｎ型不純物のイオン注入によってｎ゛ソース領域１
及びｎ゛ ドレイン領域２を形成した後、レジストを除
去したところを示している。
製造工程順断面図を説明する。第７図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上にゲート酸化膜３を
形成したところを示している。ゲート酸化膜の形成方法
には熱酸化法やＣＶＤ法によるものがあるがここでは熱
酸化によるものを用いた。第７図（ｂ）はゲート酸化膜
の膜厚の２倍以下かつ単分子層以上の膜厚を持つ不純物
トープされた多結晶シリコン膜９を形成したところを示
している。ゲート酸化膜の膜厚の２倍以下かつ単分子層
以上の不純物ドープされた薄い膜厚のゲート電極を形成
する方法にはＣＶＤ法や減圧ＣＶＤ法によりデー１−電
極を形成した後、 ＰＯＣｌｉなどにより不純物ドー
プする方法などがあるが、膜厚制御の点ではＭ Ｌ Ｅ
（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ ！Ｅｐｉｔａｘｙ
）法による薄い膜厚のゲート電極形成後に不純物ドー
プする方法が優れている。また不純物ドープしながら薄
い膜厚のゲート電極を形成する方法には、ＰＨ３などの
ガスを混入して行うＣＶＤ法や減圧ＣＶＤ法等があるが
、膜厚制御の点ではＭ Ｌ Ｄ （Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優れている。第
７図（Ｃ）はレジストもしくはレジストおよびゲート電
極４をマスクとしてゲート酸化膜３を介してＰやＡ３な
どのｎ型不純物のイオン注入によってｎ゛ソース領域１
及びｎ゛ ドレイン領域２を形成した後、レジストを除
去したところを示している。
（実施例４）
本発明によるＳｉのＮチャネルＭＯ３型トランジスタの
他の製造工程順断面図を説明する。第８図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第８図（ｂ）は多結
晶シリコン膜９を形成後にＰＯＣＬ等のガスを用いｎ型
に不純物ドープしたところを示している。第８図（Ｃ）
はエツチングにより多結晶シリコン膜９をゲート絶縁膜
の２倍以下かつ単分子層以上の膜厚まで薄くしたところ
を示している。第８図（ｄ）はレンストもしくはレジス
トおよびゲート電極４をマスクとしてゲート酸化膜３を
介してＰやＡｓなどのｎ型不純物のイオン注入によって
ｎ゛ソース領域１及びｎ＋ ドレイン領域２を形成した
後、レジストを除去したところを示している。
他の製造工程順断面図を説明する。第８図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第８図（ｂ）は多結
晶シリコン膜９を形成後にＰＯＣＬ等のガスを用いｎ型
に不純物ドープしたところを示している。第８図（Ｃ）
はエツチングにより多結晶シリコン膜９をゲート絶縁膜
の２倍以下かつ単分子層以上の膜厚まで薄くしたところ
を示している。第８図（ｄ）はレンストもしくはレジス
トおよびゲート電極４をマスクとしてゲート酸化膜３を
介してＰやＡｓなどのｎ型不純物のイオン注入によって
ｎ゛ソース領域１及びｎ＋ ドレイン領域２を形成した
後、レジストを除去したところを示している。
（実施例５）
本発明によるＳｉのＮチャネルＭＯ３型トランジスタの
他の製造工程順断面図を説明する。第９図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第９図（ｂ）はゲー
ト酸化膜の膜厚の２倍以下かつ単分子層以上の膜厚を持
つ不純物ドープされた多結晶シリコン膜９を形成したと
ころを示している。この場合、多結晶シリコン膜９を形
成後に不純物ドープしても、不純物トープしながら多結
晶シリコンを形成してもよい。第９図（Ｃ）はフォトリ
ソグラフィーによって形成されたゲート電極４−Ｊ：に
ＣＶＤ法などによる５ｉ０２等からなる絶縁膜７を形成
し、ゲート電極４をマスクとしてゲーＩ・酸化膜３と絶
縁膜７を介してＰやＡｓなどのｎ型の不純物のイオン注
入によってｎ゛ソース領域１及びｎ” ドレイン領域２
を形成したところを示している。
他の製造工程順断面図を説明する。第９図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第９図（ｂ）はゲー
ト酸化膜の膜厚の２倍以下かつ単分子層以上の膜厚を持
つ不純物ドープされた多結晶シリコン膜９を形成したと
ころを示している。この場合、多結晶シリコン膜９を形
成後に不純物ドープしても、不純物トープしながら多結
晶シリコンを形成してもよい。第９図（Ｃ）はフォトリ
ソグラフィーによって形成されたゲート電極４−Ｊ：に
ＣＶＤ法などによる５ｉ０２等からなる絶縁膜７を形成
し、ゲート電極４をマスクとしてゲーＩ・酸化膜３と絶
縁膜７を介してＰやＡｓなどのｎ型の不純物のイオン注
入によってｎ゛ソース領域１及びｎ” ドレイン領域２
を形成したところを示している。
（実施例６）
本発明によるフローティングゲート型メモリトランジス
タの製造工程例を説明する。第１０図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上に熱酸化法によりゲ
ート酸化膜３を形成したところを示している。第１０図
（ｂ）はゲート酸化膜の膜厚の２倍以下かつ単分子層以
上の膜厚を持つ不純物ドープされたフローティングゲー
ト電極となる多結晶シリコン膜９を形成したところを示
している。ゲート酸化膜の膜厚の２倍以下かつ単分子層
以上のの不純物ドープされた薄い膜厚のゲート電極を形
成する方法にはＣＶＤ法や減圧ＣＶＤ法によりゲート電
極を形成した後、ｐｏｃｔ、などにより不純物ドープす
る方法などがあるが、膜厚制御の点ではＭ Ｌ Ｅ （
Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ ｌ！ｐｉｔａｘｙ
）法による薄い膜厚のゲート電極形成後に不純物ドープ
する方法が優れている。また不純物ドープしながら薄い
膜厚のゲート電極を形成する方法には、ＰＨ，などのガ
スを混入して行うＣＶＤ法や減圧ＣＶＤ法等があるが、
膜厚制御の点ではＭ Ｌ Ｄ （Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優れている。第１
０図（Ｃ）は絶縁膜７を形成し、その上にコントロール
ゲート トロールゲート電極６及びフローティングゲート電極５
をマスクとしてゲート酸化膜３を介してイオン注入によ
ってｎ゛ソース領域及びｎ゛ ドレイン領域２を形成し
たところを示している。
タの製造工程例を説明する。第１０図（ａ）は、Ｐ型シ
リコン基板８のＰ型チャネル領域上に熱酸化法によりゲ
ート酸化膜３を形成したところを示している。第１０図
（ｂ）はゲート酸化膜の膜厚の２倍以下かつ単分子層以
上の膜厚を持つ不純物ドープされたフローティングゲー
ト電極となる多結晶シリコン膜９を形成したところを示
している。ゲート酸化膜の膜厚の２倍以下かつ単分子層
以上のの不純物ドープされた薄い膜厚のゲート電極を形
成する方法にはＣＶＤ法や減圧ＣＶＤ法によりゲート電
極を形成した後、ｐｏｃｔ、などにより不純物ドープす
る方法などがあるが、膜厚制御の点ではＭ Ｌ Ｅ （
Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ ｌ！ｐｉｔａｘｙ
）法による薄い膜厚のゲート電極形成後に不純物ドープ
する方法が優れている。また不純物ドープしながら薄い
膜厚のゲート電極を形成する方法には、ＰＨ，などのガ
スを混入して行うＣＶＤ法や減圧ＣＶＤ法等があるが、
膜厚制御の点ではＭ Ｌ Ｄ （Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｏｐｉｎｇ）法が特に優れている。第１
０図（Ｃ）は絶縁膜７を形成し、その上にコントロール
ゲート トロールゲート電極６及びフローティングゲート電極５
をマスクとしてゲート酸化膜３を介してイオン注入によ
ってｎ゛ソース領域及びｎ゛ ドレイン領域２を形成し
たところを示している。
（実施例７）
本発明によるフローティングゲート型メモリトランジス
タの他の製造工程例を説明する。第１１図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第１Ｉ図（ｂ）はゲ
ート酸化膜上にＰＯＣｌ２等のガスを用い不純物ドープ
された多結晶シリコン膜９を形成したところを示してい
る。第１１図（Ｃ）はエツチングにより多結晶シリコン
膜９をゲート絶縁膜の２倍以下かつ単分子層以上の膜厚
としたところを示している。第１１図（ｄ）は絶縁膜７
を形成し、その上にコントロールゲート電極６を形成後
、コントロールゲート電極６及びフローティングゲート
電極５をマスクとしてゲート酸化膜３を介してＰやＡＳ
などのｎ型不純物のイオン注入によってｎ１ソース領域
１及びｎｌ ドレイン領域２を形成したところを示して
いる。
タの他の製造工程例を説明する。第１１図（ａ）は、Ｐ
型シリコン基板８のＰ型チャネル領域上にゲート酸化膜
３を形成したところを示している。第１Ｉ図（ｂ）はゲ
ート酸化膜上にＰＯＣｌ２等のガスを用い不純物ドープ
された多結晶シリコン膜９を形成したところを示してい
る。第１１図（Ｃ）はエツチングにより多結晶シリコン
膜９をゲート絶縁膜の２倍以下かつ単分子層以上の膜厚
としたところを示している。第１１図（ｄ）は絶縁膜７
を形成し、その上にコントロールゲート電極６を形成後
、コントロールゲート電極６及びフローティングゲート
電極５をマスクとしてゲート酸化膜３を介してＰやＡＳ
などのｎ型不純物のイオン注入によってｎ１ソース領域
１及びｎｌ ドレイン領域２を形成したところを示して
いる。
（発明の効果）
以上のように本発明によれば、ゲート絶縁膜中の電子ト
ラップの発生および絶縁膜への電子注入の際に起こる界
面準位の発生を抑え信頼性の高い半導体装置を作製する
ことができる。ここでは比較的ゲート絶縁膜厚の薄いも
のについて説明してきたが、ゲート絶縁膜の厚い場合に
も適用できる。
ラップの発生および絶縁膜への電子注入の際に起こる界
面準位の発生を抑え信頼性の高い半導体装置を作製する
ことができる。ここでは比較的ゲート絶縁膜厚の薄いも
のについて説明してきたが、ゲート絶縁膜の厚い場合に
も適用できる。
また、実施例においてＮチャネルの半導体装置について
のみ説明したがＰチャネルの半導体装置であっても構わ
ない。
のみ説明したがＰチャネルの半導体装置であっても構わ
ない。
第１図はＳｉのＮチャネルＭＯＳ型トランジスタの構造
断面図、第２図は従来のＭＯＳ型トランジスタの断面図
、第３図は従来のフローティングゲート型メモリＩ・ラ
ンジスタの断面図、第４図は本発明のフローティングゲ
ート型メモリトランジスタの構造断面図、第５図はゲー
ト絶縁膜が１００ の場合のゲート電極膜厚とｔ，−Ｖ
曲線の電圧シフトとの関係図を示したもの、第６図はゲ
ート絶縁膜２００人の場合のゲート電極膜厚とＣ−Ｖ曲
線の電圧シフトとの関係図を示したもの、第７図（ａ）
〜（Ｃ）は本発明のＳｉのＮチャネルＭＯＳ型トランジ
スタの製造工程順断面図、第８図（ａ）〜（ｄ）は本発
明のＳｉのＮチャネルＭＯＳ型トランジスタの他の製造
工程順断面図、第９図（ａ）〜（Ｃ）は本発明のＳｉの
ＮチャネルＭＯＳ型トランジスタの他の製造工程順断面
図、第１０図（ａ）〜（Ｃ）は本発明のフローティング
ゲート型メモリＩ・ランジスタの製造工程順断面図、第
１１図（ａ）〜（ｄ）は本発明のフローティングゲート
型メモリトランジスタの他の製造工程順断面図を示して
いる。 １・・・ソース領域 ２・・・ドレイン領域 ３・・・ゲート絶縁膜 ４・・・ゲート電極 ５・・・フローティングゲート電極 ６・・・コントロールゲー）？ｔｔｆｉ７・・・絶縁膜 ８、、、Ｐ型シリコン基板 ９８０．多結晶シリコン膜 以 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 第 図 第 図 第 図 第 図 ゲニト酸イし８果 ｐ９シリコン基才反 舊か孝訊シシリコンｎ更
断面図、第２図は従来のＭＯＳ型トランジスタの断面図
、第３図は従来のフローティングゲート型メモリＩ・ラ
ンジスタの断面図、第４図は本発明のフローティングゲ
ート型メモリトランジスタの構造断面図、第５図はゲー
ト絶縁膜が１００ の場合のゲート電極膜厚とｔ，−Ｖ
曲線の電圧シフトとの関係図を示したもの、第６図はゲ
ート絶縁膜２００人の場合のゲート電極膜厚とＣ−Ｖ曲
線の電圧シフトとの関係図を示したもの、第７図（ａ）
〜（Ｃ）は本発明のＳｉのＮチャネルＭＯＳ型トランジ
スタの製造工程順断面図、第８図（ａ）〜（ｄ）は本発
明のＳｉのＮチャネルＭＯＳ型トランジスタの他の製造
工程順断面図、第９図（ａ）〜（Ｃ）は本発明のＳｉの
ＮチャネルＭＯＳ型トランジスタの他の製造工程順断面
図、第１０図（ａ）〜（Ｃ）は本発明のフローティング
ゲート型メモリＩ・ランジスタの製造工程順断面図、第
１１図（ａ）〜（ｄ）は本発明のフローティングゲート
型メモリトランジスタの他の製造工程順断面図を示して
いる。 １・・・ソース領域 ２・・・ドレイン領域 ３・・・ゲート絶縁膜 ４・・・ゲート電極 ５・・・フローティングゲート電極 ６・・・コントロールゲー）？ｔｔｆｉ７・・・絶縁膜 ８、、、Ｐ型シリコン基板 ９８０．多結晶シリコン膜 以 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 第 図 第 図 第 図 第 図 ゲニト酸イし８果 ｐ９シリコン基才反 舊か孝訊シシリコンｎ更
Claims (4)
- （１）第１導電型チャネル領域と該領域を挟んで互いに
離間する第２導電型ソースおよびドレイン領域と前記チ
ャネル領域上に設けられたゲート絶縁膜と該絶縁膜上に
設けられたゲート電極より成る半導体装置において、ゲ
ート電極膜厚がゲート絶縁膜の膜厚の２倍以下かつ単分
子層以上であることを特徴とした半導体装置。 - （２）第１導電型の半導体領域の表面にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に前記ゲート絶縁
膜の膜厚の２倍以下かつ単分子層以上の膜厚のゲート電
極を形成する工程と、前記ゲート電極の両側の半導体表
面に第２導電型のソース領域およびドレイン領域を形成
する工程を有することを特徴とする半導体装置の製造方
法。 - （３）前記ゲート絶縁膜がＣｌ（クロロ）を含んだこと
を特徴とする第１項記載の半導体装置。 - （４）前記ゲート絶縁膜がＣｌ（クロロ）を含んだこと
を特徴とする第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133095A JP2719642B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133095A JP2719642B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428265A true JPH0428265A (ja) | 1992-01-30 |
| JP2719642B2 JP2719642B2 (ja) | 1998-02-25 |
Family
ID=15096723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133095A Expired - Lifetime JP2719642B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2719642B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10505083B2 (en) | 2007-07-11 | 2019-12-10 | Cree, Inc. | Coating method utilizing phosphor containment structure and devices fabricated using same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279883A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory element |
| JPS5310983A (en) * | 1977-03-28 | 1978-01-31 | Toshiba Corp | Insulated gate type field effect transistor |
| JPH0242725A (ja) * | 1988-08-03 | 1990-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
-
1990
- 1990-05-23 JP JP2133095A patent/JP2719642B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279883A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory element |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10505083B2 (en) | 2007-07-11 | 2019-12-10 | Cree, Inc. | Coating method utilizing phosphor containment structure and devices fabricated using same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719642B2 (ja) | 1998-02-25 |
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