JPH04282958A - ディジタル伝送装置 - Google Patents
ディジタル伝送装置Info
- Publication number
- JPH04282958A JPH04282958A JP3070448A JP7044891A JPH04282958A JP H04282958 A JPH04282958 A JP H04282958A JP 3070448 A JP3070448 A JP 3070448A JP 7044891 A JP7044891 A JP 7044891A JP H04282958 A JPH04282958 A JP H04282958A
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- digital
- data
- modem
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリ信号を
ディジタル伝送路を介して送受信するためにＧ３ファク
シミリ装置とディジタル伝送路との間に接続されて用い
られるディジタル伝送装置に関するものである。
ディジタル伝送路を介して送受信するためにＧ３ファク
シミリ装置とディジタル伝送路との間に接続されて用い
られるディジタル伝送装置に関するものである。
【０００２】
【従来の技術】図６は従来のディジタル伝送装置をその
周辺とともに示すブロック図である。図において、１は
国際電信電話諮問委員会（ＣＣＩＴＴ）勧告Ｔ．３０に
準拠したグループ３（Ｇ３）ファクシミリ装置、２はフ
ァクシミリ信号が通過する回線、３はファクシミリ信号
についての変復調を行うモデム、４は回線２側のデータ
伝送速度と高速ディジタル回線（ディジタル伝送路）９
のデータ伝送速度との差を補償する制御を行うスタッフ
デスタッフ回路、５は発振器、６は発振器５から出力さ
れるクロック信号の周波数を調整する周波数調整回路、
１１はディジタル伝送装置である。
周辺とともに示すブロック図である。図において、１は
国際電信電話諮問委員会（ＣＣＩＴＴ）勧告Ｔ．３０に
準拠したグループ３（Ｇ３）ファクシミリ装置、２はフ
ァクシミリ信号が通過する回線、３はファクシミリ信号
についての変復調を行うモデム、４は回線２側のデータ
伝送速度と高速ディジタル回線（ディジタル伝送路）９
のデータ伝送速度との差を補償する制御を行うスタッフ
デスタッフ回路、５は発振器、６は発振器５から出力さ
れるクロック信号の周波数を調整する周波数調整回路、
１１はディジタル伝送装置である。
【０００３】次に動作について説明する。Ｇ３ファクシ
ミリ装置１が送出したファクシミリ信号は、モデム３で
復調され、ディジタルデータに変換される。そして、そ
のディジタルデータは、高速ディジタル回線９に送出さ
れる。そして、例えば受信側のディジタル伝送装置にお
いて、高速ディジタル回線９を介して受信したディジタ
ルデータはモデム３でアナログ信号となり、その信号が
受信側のＧ３ファクシミリ装置１に供給される。
ミリ装置１が送出したファクシミリ信号は、モデム３で
復調され、ディジタルデータに変換される。そして、そ
のディジタルデータは、高速ディジタル回線９に送出さ
れる。そして、例えば受信側のディジタル伝送装置にお
いて、高速ディジタル回線９を介して受信したディジタ
ルデータはモデム３でアナログ信号となり、その信号が
受信側のＧ３ファクシミリ装置１に供給される。
【０００４】ここで、例えば、回線２を通過するファク
シミリ信号のデータ伝送速度と高速ディジタル回線９の
データ伝送速度とが同一の９６００ｂｐｓ であったと
しても、厳密にはそれらの間に差がある。Ｇ３ファクシ
ミリ装置１における同期クロックのクロック発生源と高
速ディジタル回線９の同期クロックのクロック発生源と
が異なるからである。よって、何ら制御がなされないと
、ビット誤りが生ずる。そこで、スタックデスタッフ回
路４により速度差を補償するようにしている。
シミリ信号のデータ伝送速度と高速ディジタル回線９の
データ伝送速度とが同一の９６００ｂｐｓ であったと
しても、厳密にはそれらの間に差がある。Ｇ３ファクシ
ミリ装置１における同期クロックのクロック発生源と高
速ディジタル回線９の同期クロックのクロック発生源と
が異なるからである。よって、何ら制御がなされないと
、ビット誤りが生ずる。そこで、スタックデスタッフ回
路４により速度差を補償するようにしている。
【０００５】すなわち、スタッフデスタッフ回路４は、
速度差を示す情報に同期信号を付加したものを、ファク
シミリ信号によるディジタルデータに加えて高速ディジ
タル回線９に送出する。
速度差を示す情報に同期信号を付加したものを、ファク
シミリ信号によるディジタルデータに加えて高速ディジ
タル回線９に送出する。
【０００６】高速ディジタル回線９からディジタルデー
タを受信したスタッフデスタッフ回路４は、受信した信
号から同期信号および速度差を示す情報を抽出し、それ
らを除いたディジタルデータをモデム３に渡す。また、
周波数調整回路６は、速度差から知ることができる送信
側のＧ３ファクシミリ装置の同期クロックの周波数と同
一の周波数のクロックを発生するように、発振器５を調
整する。モデム３は、スタッフデスタッフ回路４が出力
したディジタルデータを発振器５が出力したクロックに
同期して入力し、ディジタルデータについての変調波を
回線２を介してＧ３ファクシミリ装置１に与える。
タを受信したスタッフデスタッフ回路４は、受信した信
号から同期信号および速度差を示す情報を抽出し、それ
らを除いたディジタルデータをモデム３に渡す。また、
周波数調整回路６は、速度差から知ることができる送信
側のＧ３ファクシミリ装置の同期クロックの周波数と同
一の周波数のクロックを発生するように、発振器５を調
整する。モデム３は、スタッフデスタッフ回路４が出力
したディジタルデータを発振器５が出力したクロックに
同期して入力し、ディジタルデータについての変調波を
回線２を介してＧ３ファクシミリ装置１に与える。
【０００７】
【発明が解決しようとする課題】従来のディジタル伝送
装置は以上のように構成されているので、９６００ｂｐ
ｓのファクシミリ信号を伝送するために、高速差を示す
情報を同期信号とともに送信する必要があるので、高速
ディジタル回線９におけるデータ伝送速度は９６０００
ｂｐｓ よりも速くなければならず、伝送路に無駄が生
ずるという課題があった。なお、ファクシミリ信号を伝
送しうるディジタル伝送装置に関する先行技術として特
開昭６２−４７２５５号公報や特開昭６３−２３７６２
４号公報に示されたものがある。
装置は以上のように構成されているので、９６００ｂｐ
ｓのファクシミリ信号を伝送するために、高速差を示す
情報を同期信号とともに送信する必要があるので、高速
ディジタル回線９におけるデータ伝送速度は９６０００
ｂｐｓ よりも速くなければならず、伝送路に無駄が生
ずるという課題があった。なお、ファクシミリ信号を伝
送しうるディジタル伝送装置に関する先行技術として特
開昭６２−４７２５５号公報や特開昭６３−２３７６２
４号公報に示されたものがある。
【０００８】この発明は上記のような課題を解消するた
めになされたもので、公称９６００ｂｐｓ のファクシ
ミリ信号を公称９６００ｂｐｓ のディジタル伝送路で
伝送できるディジタル伝送装置を得ることを目的とする
。
めになされたもので、公称９６００ｂｐｓ のファクシ
ミリ信号を公称９６００ｂｐｓ のディジタル伝送路で
伝送できるディジタル伝送装置を得ることを目的とする
。
【０００９】
【課題を解決するための手段】この発明に係るディジタ
ル伝送装置は、モデムが出力したディジタルデータから
ファクシミリ信号における同期符号を検出し、フィルビ
ットなどの、モデムが出力したディジタルデータのデー
タ伝送速度とディジタル伝送路におけるディジタルデー
タのデータ伝送速度の差を補償するデータであって受信
側のＧ３ファクシミリ装置の復合化動作に影響を与えな
い補償データを同期符号の前に挿入し、補償データが挿
入されたディジタルデータをディジタル伝送路に送出す
る制御部を備えたものである。
ル伝送装置は、モデムが出力したディジタルデータから
ファクシミリ信号における同期符号を検出し、フィルビ
ットなどの、モデムが出力したディジタルデータのデー
タ伝送速度とディジタル伝送路におけるディジタルデー
タのデータ伝送速度の差を補償するデータであって受信
側のＧ３ファクシミリ装置の復合化動作に影響を与えな
い補償データを同期符号の前に挿入し、補償データが挿
入されたディジタルデータをディジタル伝送路に送出す
る制御部を備えたものである。
【００１０】
【作用】この発明における制御部は、ディジタル伝送路
を通過するファクシミリ信号にフィルビットなどの補償
データを適宜挿入することにより、モデムから出力され
たファクシミリ信号のデータ伝送速度とディジタル伝送
路におけるデータのデータ伝送速度の速度差を補償する
。
を通過するファクシミリ信号にフィルビットなどの補償
データを適宜挿入することにより、モデムから出力され
たファクシミリ信号のデータ伝送速度とディジタル伝送
路におけるデータのデータ伝送速度の速度差を補償する
。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、７はライン同期符号（以下、ＥＯ
Ｌという。）の検出およびフィルビットの挿入を行うＣ
ＰＵ（制御部）、８はモデム３が出力したディジタルデ
ータを一時格納するＲＡＭ、１０はディジタル伝送装置
である。その他のものは図６に同一符号を付して示した
ものと同一のものである。なお、この実施例では、ＥＯ
Ｌが同期符号として使用され、フィルビットが補償デー
タとして使用されている。
する。図１において、７はライン同期符号（以下、ＥＯ
Ｌという。）の検出およびフィルビットの挿入を行うＣ
ＰＵ（制御部）、８はモデム３が出力したディジタルデ
ータを一時格納するＲＡＭ、１０はディジタル伝送装置
である。その他のものは図６に同一符号を付して示した
ものと同一のものである。なお、この実施例では、ＥＯ
Ｌが同期符号として使用され、フィルビットが補償デー
タとして使用されている。
【００１２】次に動作について説明する。図２はＣＣＩ
ＴＴ勧告Ｔ．４に定められている一次元符号化方式によ
るファクシミリ信号の一構成例を示している。この構成
において、２つのＥＯＬの間のデータ（ＤＡＴＡ）が１
ライン分のデータであり、１ライン分のデータのビット
数が勧告Ｔ．４に定められている最小伝送時間に相当す
るビット数に満たないときには、ＥＯＬ間のデータが最
小伝送時間に相当するビット数になるように１ビット以
上のフィルビット（ＦＩＬＬ）が付加される。
ＴＴ勧告Ｔ．４に定められている一次元符号化方式によ
るファクシミリ信号の一構成例を示している。この構成
において、２つのＥＯＬの間のデータ（ＤＡＴＡ）が１
ライン分のデータであり、１ライン分のデータのビット
数が勧告Ｔ．４に定められている最小伝送時間に相当す
るビット数に満たないときには、ＥＯＬ間のデータが最
小伝送時間に相当するビット数になるように１ビット以
上のフィルビット（ＦＩＬＬ）が付加される。
【００１３】図３は、ＣＰＵ７の動作を説明するための
ブロック図であり、図において、１３はＥＯＬ検出部（
具体的にはプログラムである。）である。ＣＰＵ７は、
モデム３からディジタルデータを受け取るとそれをＲＡ
Ｍ８に書き込む。このとき、実際のデータ伝送速度がｆ
１ であったとする。ＣＰＵ７のＥＯＬ検出部１３は、
同時に、ディジタルデータ中のＥＯＬを検出する。 そして、ＥＯＬの位置を記憶しておく。
ブロック図であり、図において、１３はＥＯＬ検出部（
具体的にはプログラムである。）である。ＣＰＵ７は、
モデム３からディジタルデータを受け取るとそれをＲＡ
Ｍ８に書き込む。このとき、実際のデータ伝送速度がｆ
１ であったとする。ＣＰＵ７のＥＯＬ検出部１３は、
同時に、ディジタルデータ中のＥＯＬを検出する。 そして、ＥＯＬの位置を記憶しておく。
【００１４】ＲＡＭ８内のデータは、高速ディジタル回
線９側の９６００Ｈｚクロックに同期して読出される。 このとき、９６００Ｈｚクロックの実際の周波数がｆ０
であったとする。ｆ０ ≠ｆ１ の場合には何らかの
補償処理が要求されるが、ｆ１ ＜ｆ０ のときには、
ＥＯＬの前に新たなフィルビットを挿入することで補償
できる。その場合には、ＣＰＵ７がｆ０ とｆ１ との
差を知ると、どの程度の割合でフィルビットを挿入すれ
ばよいのか（ディジタルデータの何ビットに対して１ビ
ット挿入するか等）がわかる。また、ＣＰＵ７は、ＲＡ
Ｍ８におけるデータの遅延を認識しうるので、ＥＯＬ検
出部１３で検出されたＥＯＬの読出しタイミングもわか
る。
線９側の９６００Ｈｚクロックに同期して読出される。 このとき、９６００Ｈｚクロックの実際の周波数がｆ０
であったとする。ｆ０ ≠ｆ１ の場合には何らかの
補償処理が要求されるが、ｆ１ ＜ｆ０ のときには、
ＥＯＬの前に新たなフィルビットを挿入することで補償
できる。その場合には、ＣＰＵ７がｆ０ とｆ１ との
差を知ると、どの程度の割合でフィルビットを挿入すれ
ばよいのか（ディジタルデータの何ビットに対して１ビ
ット挿入するか等）がわかる。また、ＣＰＵ７は、ＲＡ
Ｍ８におけるデータの遅延を認識しうるので、ＥＯＬ検
出部１３で検出されたＥＯＬの読出しタイミングもわか
る。
【００１５】よって、ＣＰＵ７は、フィルビットを挿入
すべきタイミングに最も近いＥＯＬの読出しタイミング
の直前にＲＡＭ８のデータ出力を禁止する。そして、９
６００Ｈｚクロックに同期して、フィルビットを出力す
る。その後、ＲＡＭ８は再び読出し可能状態とされる。 このようにして、高速ディジタル回線９に送出されるデ
ィジタルデータに、速度差を補償するためのフィルビッ
トが挿入されたことになる。
すべきタイミングに最も近いＥＯＬの読出しタイミング
の直前にＲＡＭ８のデータ出力を禁止する。そして、９
６００Ｈｚクロックに同期して、フィルビットを出力す
る。その後、ＲＡＭ８は再び読出し可能状態とされる。 このようにして、高速ディジタル回線９に送出されるデ
ィジタルデータに、速度差を補償するためのフィルビッ
トが挿入されたことになる。
【００１６】また、高速ディジタル回線９から受信した
ディジタルデータは、そのままモデム３に与えられる。 この場合には、送信側のＧ３ファクシミリ装置が送出し
たファクシミリ信号に対してフィルビットが適宜追加さ
れたファクシミリ信号が、受信側のＧ３ファクシミリ装
置に与えられることになるが、Ｇ３ファクシミリ装置の
動作に支障を来すことはない。
ディジタルデータは、そのままモデム３に与えられる。 この場合には、送信側のＧ３ファクシミリ装置が送出し
たファクシミリ信号に対してフィルビットが適宜追加さ
れたファクシミリ信号が、受信側のＧ３ファクシミリ装
置に与えられることになるが、Ｇ３ファクシミリ装置の
動作に支障を来すことはない。
【００１７】なお、Ｇ３ファクシミリ装置１において二
次元符号化方式が実行されたときには、ファクシミリ信
号の構成は図４に示されたようになるが、ＣＰＵ７の制
御については、一次元符号化方式の場合と同じである。
次元符号化方式が実行されたときには、ファクシミリ信
号の構成は図４に示されたようになるが、ＣＰＵ７の制
御については、一次元符号化方式の場合と同じである。
【００１８】また、誤り訂正モードを備えたＧ３ファク
シミリ装置１が、そのモードで送信を行った場合には、
ファクシミリ信号はＨＤＬＣのフレーム構成とされて送
信される。すなわち、モデム３が出力するディジタルデ
ータには周期的にフラグパターンが含まれる。そこで、
図５に示すように、ＥＯＬ検出部１３に代えてフラグ検
出部１４を設け、所定のタイミングで、ＲＡＭ８が出力
するデータにおけるフラグパターンの直前または直後に
フラグパターンを挿入して速度差を補償してもよい。こ
の場合には、ファクシミリ信号中のフラグパターンが同
期符号として使用され、挿入されるフラグパターンが補
償ビットとして使用されることになる。
シミリ装置１が、そのモードで送信を行った場合には、
ファクシミリ信号はＨＤＬＣのフレーム構成とされて送
信される。すなわち、モデム３が出力するディジタルデ
ータには周期的にフラグパターンが含まれる。そこで、
図５に示すように、ＥＯＬ検出部１３に代えてフラグ検
出部１４を設け、所定のタイミングで、ＲＡＭ８が出力
するデータにおけるフラグパターンの直前または直後に
フラグパターンを挿入して速度差を補償してもよい。こ
の場合には、ファクシミリ信号中のフラグパターンが同
期符号として使用され、挿入されるフラグパターンが補
償ビットとして使用されることになる。
【００１９】
【発明の効果】以上のように、この発明によればディジ
タル伝送装置を、ディジタル伝送路に送出されるディジ
タルデータに、モデムが出力したディジタルデータのデ
ータ伝送速度とディジタル伝送路におけるデータ伝送速
度との速度差を補償するデータであって受信側のファク
シミリ装置の復合化動作に影響を与えないような補償デ
ータを付加するように構成したので、９６００ｂｐｓ
のファクシミリ信号を９６００ｂｐｓ のディジタル伝
送路で伝送できるものが得られる効果がある。
タル伝送装置を、ディジタル伝送路に送出されるディジ
タルデータに、モデムが出力したディジタルデータのデ
ータ伝送速度とディジタル伝送路におけるデータ伝送速
度との速度差を補償するデータであって受信側のファク
シミリ装置の復合化動作に影響を与えないような補償デ
ータを付加するように構成したので、９６００ｂｐｓ
のファクシミリ信号を９６００ｂｐｓ のディジタル伝
送路で伝送できるものが得られる効果がある。
【図１】この発明の一実施例によるディジタル伝送装置
をその周辺とともに示すブロック図である。
をその周辺とともに示すブロック図である。
【図２】ファクシミリ信号の一構成例を示す説明図であ
る。
る。
【図３】ＣＰＵの動作を説明するためのブロック図であ
る。
る。
【図４】ＣＰＵの他の動作を説明するためのブロック図
である。
である。
【図５】ファクシミリ信号の一構成例を示す説明図であ
る。
る。
【図６】従来のディジタル伝送装置をその周辺とともに
示すブロック図である。
示すブロック図である。
１ Ｇ３ファクシミリ装置
３ モデム
７ ＣＰＵ（制御部）
８ ＲＡＭ
Claims (1)
- 【請求項１】 Ｇ３ファクシミリ装置から受信した信
号からディジタルデータを復元するとともにディジタル
データから作成した変調波を前記Ｇ３ファクシミリ装置
に送信するモデムと、前記モデムが出力したディジタル
データからファクミリ信号における同期符号を検出し、
前記モデムが出力したディジタルデータのデータ伝送速
度とディジタル伝送路におけるディジタルデータのデー
タ伝送速度の差を補償するデータであって受信側のＧ３
ファクシミリ装置の復合化動作に影響しない補償データ
を前記同期符号の前に挿入し、前記補償データが挿入さ
れたディジタルデータを前記ディジタル伝送路に送出す
る制御部とを備えたディジタル伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070448A JPH04282958A (ja) | 1991-03-12 | 1991-03-12 | ディジタル伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070448A JPH04282958A (ja) | 1991-03-12 | 1991-03-12 | ディジタル伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282958A true JPH04282958A (ja) | 1992-10-08 |
Family
ID=13431797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070448A Pending JPH04282958A (ja) | 1991-03-12 | 1991-03-12 | ディジタル伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282958A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821964A (ja) * | 1981-07-31 | 1983-02-09 | Toshiba Corp | フアクシミリ通信方式 |
| JPS6247255A (ja) * | 1985-08-26 | 1987-02-28 | Toshiba Corp | ファクシミリ通信方式 |
-
1991
- 1991-03-12 JP JP3070448A patent/JPH04282958A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821964A (ja) * | 1981-07-31 | 1983-02-09 | Toshiba Corp | フアクシミリ通信方式 |
| JPS6247255A (ja) * | 1985-08-26 | 1987-02-28 | Toshiba Corp | ファクシミリ通信方式 |
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