JPH04286368A

JPH04286368A - 半導体装置及びその製造方法

Info

Publication number: JPH04286368A
Application number: JP5125591A
Authority: JP
Inventors: Hideaki Oka; 岡秀明
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1991-03-15
Filing date: 1991-03-15
Publication date: 1992-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、絶縁性非晶質材料上に半導体素子を形
成する製造方法に関する。

【０００２】

【従来の技術】ガラス、石英等の絶縁性非晶質基板や、
ＳｉＯ２　等の絶縁性非晶質層上に、高性能な半導体素
子を形成する試みが活発化している。

【０００３】近年、大型で高解像度の液晶表示パネルや
、高速で高解像度の密着型イメージセンサやＴＦＴを負
荷部に用いたＳＲＡＭ等のニーズが高まるにつれて、絶
縁性非晶質材料上に高性能な半導体素子を形成する技術
の確立が急務となっている。絶縁性非晶質材料上に薄膜
トランジスタ（ＴＦＴ）を形成する場合を例にとると、
（１）プラズマＣＶＤ法等で形成した非晶質シリコンを
素子材としたＴＦＴ、（２）ＣＶＤ法等で形成した多結
晶シリコンを素子材としたＴＦＴ、（３）溶融再結晶化
法等で形成した単結晶シリコンを素子材としたＴＦＴ等
が検討されている。

【０００４】ところが、これらのＴＦＴのうち非晶質シ
リコンを素子材としたＴＦＴは、多結晶シリコンや単結
晶シリコンを素子材とした場合に比べてＴＦＴの電界効
果移動度が大幅に低く（非晶質シリコンＴＦＴ　　＜　
　１ｃｍ２／Ｖ・ｓｅｃ）、高性能なＴＦＴの実現は困
難である。

【０００５】一方、レーザビーム等による溶融再結晶化
法は、未だに十分に完成した技術とは言えず、また、液
晶表示パネルの様に、大面積に素子を形成する必要があ
る場合には技術的困難が特に大きい。

【０００６】そこで、絶縁性非晶質材料上に形成する高
性能な半導体素子として、ＣＶＤ法等で形成した多結晶
シリコンや固相成長法（Ｔｈｉｎ　ＳｏｌｉｄＦｉｌｍ
ｓ　１００　（１９８３）　ｐ．２２７　，　ＪＪＡＰ
　Ｖｏｌ．２５　Ｎｏ．２　（１９８６）　ｐ．Ｌ１２
１）で形成した大粒径多結晶シリコン等を素子材とした
ｐｏｌｙ−ＳｉＴＦＴが注目され、実用化に向けての研
究が活発化している。

【０００７】

【発明が解決しようとする課題】しかし、従来の技術で
は、チャンネル領域を成すｐｏｌｙ−Ｓｉ層をＣＶＤ法
やプラズマＣＶＤ法等で成膜するため、シリコンウェー
ハーを用いたＬＳＩと異なり、シリコン中に不純物等が
混入し易く、ＴＦＴのオフ電流増大等の特性劣化の原因
となっていた。

【０００８】そこで、本発明は、少なくともチャンネル
領域の一部が非単結晶半導体で形成された絶縁ゲート型
電界効果トランジスタにおいて、そのオフ電流を低減し
、同時に電界効果移動度も大きい優れた特性を有するト
ランジスタを実現するための構造及びその製造方法を提
供するものである。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
１）絶縁ゲート型電界効果トランジスタのチャンネル領
域の少なくとも一部が非単結晶半導体により形成された
半導体装置において、該非単結晶半導体中の弗素量が１
×１０１８／ｃｍ３以下であることを特徴とする。

【００１０】２）前記非単結晶半導体が多結晶シリコン
であることを特徴とする。

【００１１】また、本発明の半導体装置の製造方法は、
３）絶縁ゲート型電界効果トランジスタのチャンネル領
域の少なくとも一部が非単結晶半導体により形成された
ＣＭＯＳ型の半導体装置の製造方法において、（ａ）絶
縁性非晶質材料上にシリコンを主体とする非単結晶半導
体層を形成する工程、（ｂ）第１の導電型の不純物をイ
オン注入しソースドレイン領域を形成する工程、（ｃ）
第２の導電型の不純物をイオン注入しソースドレイン領
域を形成する工程、（ｄ）イオン注入されたドーパント
を活性化するためのアニール工程を少なくとも有し、前
記第１の不純物のイオン注入若しくは前記第２の不純物
のイオン注入の内の一方が基板のほぼ全面に渡ってイオ
ン注入がなされ、他の一方が所定の領域のみにイオン注
入され、トランジスタ完成後の前記非単結晶半導体中の
弗素量が１×１０１８／ｃｍ３以下であることを特徴と
する。

【００１２】４）前記活性化のためのアニールが９００
℃以下の温度で成されたことを特徴とする。

【００１３】５）前記非単結晶半導体中の弗素量が５×
１０１７／ｃｍ３以下であることを特徴とする。

【００１４】６）前記活性化のためのアニールが１００
０℃以下の温度で成されたことを特徴とする。

【００１５】

【実施例】図１は、本発明の実施例における半導体装置
の製造工程図の一例である。尚、図１では半導体素子と
して薄膜トランジスタ（ＴＦＴ）を形成する場合を例と
している。

【００１６】図１において、（ａ）は、ガラス、石英等
の絶縁性非晶質基板、もしくはＳｉＯ２等の絶縁性非晶
質材料層等の絶縁性非晶質材料１０１上にシリコン層１
０２を形成する工程である。成膜条件の一例としては、
プラズマＣＶＤ法で基板温度を室温〜６００℃程度に保
持し、モノシラン若しくはモノシランを水素、アルゴン
、ヘリウム等で希釈したガスを反応室内に導入し、高周
波エネルギー等を加えガスを分解して所望の基板上にシ
リコン層を膜厚１００Å〜２０００Å程度形成する等の
方法がある。尚、プラズマＣＶＤ法でａ−Ｓｉを成膜し
た場合、チェンバー内に残留しているＦ（弗素）がａ−
Ｓｉ膜中に混入し、固相成長後のｐｏｌｙ−Ｓｉ膜、及
びイオンインプラ／活性化アニール後のソースドレイン
領域の欠陥を増大させ、ＴＦＴ特性（特にオフ電流の増
大）に大きな影響を与えることが我々の検討の結果明ら
かとなった。その詳細な結果は後で述べる。尚、本実施
例では、プラズマＣＶＤ法で形成したａ−Ｓｉを固相成
長する場合を例とするが、本発明はこれに限定されるも
のではない。例えば、ＬＰＣＶＤ法でｐｏｌｙ−Ｓｉを
成膜する方法や、プラズマＣＶＤ法以外でａ−Ｓｉを成
膜し固相成長させる方法や、プラズマＣＶＤ法等で形成
したａ−Ｓｉ若しくはｐｏｌｙ−Ｓｉをレーザーアニー
ル法で結晶成長させる方法に対しても本発明は有効であ
る。特に、プラズマＣＶＤ法でａ−Ｓｉを形成し、レーザー
アニール法で結晶成長させる方法は、以下に示す実施例
の膜中不純物の低減方法をそのまま適用できる。

【００１７】（ｂ）は、該シリコン層１０２を熱処理等
により結晶成長させ多結晶シリコン層１０３を形成し、
必要に応じて該多結晶シリコン層を所定の形状にパター
ン形成する工程である。尚、工程（ｂ）の熱処理工程と
工程（ｃ）のゲート酸化工程を連続して行なう場合等必
要な場合は、結晶成長させる前に該シリコン層１０２を
所定の形状にパターン形成する。熱処理条件は、工程（
ａ）のシリコン層の成膜方法によってその最適条件が異
なる。例えば、成膜時の基板温度によって以下に述べるような
違いがある。

【００１８】（１）基板温度が室温〜１５０℃程度の比
較的低温で成膜した膜は、膜中に多量の水素を含む非晶
質シリコンになるが、２００〜３００℃程度で成膜した
膜と比べてより低温の熱処理で膜中の水素を抜くことが
できる。熱処理条件の一例を以下に述べる。プラズマＣ
ＶＤ反応室内で成膜後の非晶質シリコン膜に第一のアニ
ールを行う。成膜温度が低い非晶質シリコン膜はポーラ
スな膜であるため、成膜後そのまま大気中に取り出すと
膜中に酸素等が取り込まれ易く、膜質劣化の原因となる
が、大気中に取り出す前に適切な熱処理を行うと膜の緻
密化が成され、酸素等の取り込みが防止される。熱処理
温度は３００℃以上が望ましく、４００〜５００℃程度
まで温度を上げると特に効果が大きい。尚、熱処理温度
が３００℃未満であっても熱処理による膜の緻密化の効
果はある。但し、真空を破らずに連続してアニールを行
う場合は第一のアニールを省くこともできる。

【００１９】続いて　、第二のアニールを行う。低い成
膜温度で形成された非晶質シリコン膜は５５０℃〜６５
０℃程度の比較的低温の熱処理を数時間〜２０時間程度
行なうと、水素の脱離と結晶成長が起こり、結晶粒径１
〜２μｍ以上の大粒径の多結晶シリコンが形成される。尚、第一のアニール及び第二のアニールとも所定のアニ
ール温度まで昇温する際に短時間で急激に温度を上昇さ
せるのは好ましくない。その理由は、温度が上昇するに
つれて（特に、３００℃を越えると）膜中の水素の脱離
が起こり、昇温速度が急激であると膜中に欠陥を形成し
易くなる。場合によってはピンホールができたり、膜が
剥離することもある。少なくとも３００℃以上の温度で
は２０℃／分〜５０℃／分よりも遅い昇温速度（１０℃
／分よりも遅い昇温速度が特に望ましい）で温度を徐々
に上昇すると膜中の欠陥は少なくなる。

【００２０】（２）基板温度が１５０℃〜３００℃程度
で成膜した膜は、上述の低温で形成した非晶質シリコン
膜に比べて、膜中の水素量は減少するが水素が脱離する
温度はより高温側にシフトする。ただし、成膜後の膜は
低温で形成した膜に比べて緻密であるため上述の第一の
アニールを省くこともできる。第二のアニール条件は、
５５０℃〜６５０℃程度の熱処理を数時間〜２０時間程
度行うと、水素の脱離と結晶成長が起こり、結晶粒径１
〜２μｍ程度の大粒径の多結晶シリコンが形成される。尚、５５０℃〜６５０℃までの昇温方法は、（１）の場
合と同様に少なくとも３００℃以上の温度では２０℃／
分〜５０℃／分（望ましくは、１０℃／分）よりも遅い
昇温速度で温度を徐々に上昇すると膜中の欠陥が少なく
なり望ましい。

【００２１】（３）基板温度が３００℃を越えると膜中
の水素量はさらに減少するが、５５０℃〜６５０℃程度
のアニールでは水素の脱離が起こり難くなるため、前記
温度よりもより高い温度での熱処理が重要となる。

【００２２】図１（ｃ）は、該多結晶シリコン層１０３
を熱酸化法によって酸化し、ゲート絶縁膜１０４を形成
する工程である。ゲート酸化温度は１０００℃〜１２０
０℃程度である。多結晶シリコン層１０３は、工程（ｂ
）で固相成長法で結晶成長させたものであるが、その結
晶化率は必ずしも高くない。特に、プラズマＣＶＤ法で
形成したシリコン膜（非晶質シリコン、若しくは非晶質
相中に微少な結晶領域が存在する微結晶シリコンになっ
ている。）を熱処理で固相成長させた場合は、その結晶
化率は、４０％〜８５％程度と必ずしも高くない。その
為、該多結晶シリコン層を熱酸化法で酸化する場合に、
１０００℃〜１２００℃程度の高温まで短時間に急激に
昇温すると、６０％〜１５％程度残っている未結晶化領
域の結晶性が損なわれることが、我々の検討の結果明ら
かとなった。現在のところ明確な因果関係は明らかでは
ないが、昇温が急激な場合は、（１）未結晶化領域で多
数の結晶核が発生し、微細な結晶粒が多数成長する。

【００２３】（２）昇温〜熱酸化過程中に進行する未結
晶領域の結晶化があまり進まない。

【００２４】（３）昇温途中で膜中に残留している水素
が急激に脱離し、欠陥が発生する。

【００２５】等の原因が考えられる。そこで、我々は、
この様な問題を解決する手段として、１０００℃〜１２
００℃程度の熱酸化温度まで昇温する際の昇温速度及び
昇温方法を制御することで、多結晶シリコン層の結晶性
を大幅に向上させる方法を見いだした。

【００２６】本発明における固相成長後の熱処理条件、
特に、固相成長温度よりも高い所定の温度（例えば、ゲ
ート酸化温度）までの昇温方法について述べる。（１）
所定の温度（Ｔ１）で、例えばアルゴン、窒素等不活性
ガス雰囲気中でアニールしてシリコン層１０２を固相成
長させて多結晶シリコン層１０３を形成し、続いて、所
定のゲート酸化温度（Ｔ２）まで所定の昇温速度で昇温
してゲート酸化を行う場合、Ｔ１からＴ２への昇温速度
は、２０℃／分〜５０℃／分程度（望ましくは１０℃／
分）より遅い方が、ゲート酸化後の結晶化率が高く望ま
しく、昇温速度が５０℃／分を越えると、明かなトラン
ジスタ特性の劣化がみられた。また、昇温の途中でアル
ゴン、窒素等の不活性ガス雰囲気から酸素、水蒸気、塩
化水素等のうちの少なくとも１種以上を含む雰囲気に切
り換え酸化を進行させながら昇温させる方法もある。（
この方法は、以下に述べる昇温方法にも適用できる。）
尚、昇温速度は常に一定である必要はなく、上述の値の
範囲で変動しても無論構わない。また、温度Ｔ１で熱処
理し、一旦試料を取り出した後、所定の温度（Ｔ３）に
加熱された酸化炉等に再び試料を挿入し、所定の昇温方
法でＴ２まで昇温する方法（以下、低温挿入法と記す）
もある。尚、Ｔ３としては、５５０℃〜１０００℃程度
の間が望ましい。特に、プロセス時間の短縮と結晶性の
向上を両立させる点で、７００℃〜９５０℃程度の間が
特に望ましい。この低温挿入法は、第４図（ａ）に示し
た実施例に限らず、他の昇温方法においても有効である
。又、基板を炉の中に挿入する際の搬送速度を遅くして、
基板の昇温速度を実質的に２０℃／分〜５０℃／分程度
以下にすることで、基板の急激な昇温を避ける方法も有
効である。この場合は、炉の均熱部が１０００℃〜１２
００℃程度に加熱された炉に基板を直に挿入した場合で
も、トランジスタ特性の劣化はほとんど見られなかった
。

【００２７】（２）所定の温度（Ｔ１）でアニールして
シリコン層１０２を固相成長させて多結晶シリコン層１
０３を形成し、続いて、所定のゲート酸化温度（Ｔ２）
まで高温側で昇温速度を小さくして、昇温する方法も有
効である。特に、温度が９００℃〜１０００℃程度を越
えた領域では昇温速度を１０℃／分〜２０℃／分より小
さくした方が望ましい。また、逆に８００℃〜９００℃
程度以下では昇温速度を２０℃／分〜５０℃／分より大
きくし、プロセス時間を短縮することもできる。

【００２８】この様な昇温方法は、プラズマＣＶＤ法で
形成した膜に限らず、蒸着法、ＣＶＤ法、ＥＢ蒸着法、
ＭＢＥ法、スパッタ法等で非晶質シリコンもしくは微結
晶シリコンを成膜した場合や、微結晶シリコンもしくは
多結晶シリコン等をプラズマＣＶＤ法、ＣＶＤ法、蒸着
法、ＥＢ蒸着法、ＭＢＥ法、スパッタ法等で形成後、Ｓ
ｉ，Ａｒ，Ｂ，Ｐ，Ｈｅ，Ｎｅ，Ｋｒ，Ｈ等の元素をイ
オン打ち込みして、該微結晶シリコンもしくは多結晶シ
リコン等を完全もしくは一部を非晶質化する等の方法で
形成した場合にも有効である。中でも特に、ａｓ−ｄｅ
ｐｏの膜の非晶質相の割合が高く、多結晶核発生密度の
低い（即ち、固相成長法で大粒径の多結晶シリコンを形
成し易い）膜ほど、本発明はその効果が大きい。

【００２９】図１（ｄ）は、ゲート電極１０５を形成後
、ソース・ドレイン領域１０６をゲート電極１０５をマ
スクにして、イオン注入法（ドーズ量０．５〜５×１０
１５ｃｍ−２程度、加速電圧２０〜１００ｋｅＶ程度）
等で形成する工程である。製造プロセスの一例としては
、ゲート電極をＬＰＣＶＤ法等でＰ型、もしくはＮ型の
ｐｏｌｙ−Ｓｉ等の材料で形成後、イオン注入法（ドー
ズ量０．５〜５×１０１５ｃｍ−２程度、加速電圧２０
〜１００ｋｅＶ程度）等で、ゲート電極をマスクにして
ソース・ドレイン領域を形成する。尚、本実施例では同
一基板上にＰチャンネル（Ｐｃｈ）ＴＦＴ及びＮチャン
ネル（Ｎｃｈ）ＴＦＴを形成したＣＭＯＳ型の半導体素
子を形成する場合を例としており、まず、全面にわたっ
て、Ｂ（ボロン）等のＰ型不純物をイオン注入した後（
Ｐｃｈ領域に加えてＮｃｈ領域もイオン注入する）、Ｐ
ｃｈ領域をレジストで覆い、Ｐ（リン）等のＮ型不純物
を注入し、ＮｃｈＴＦＴを形成する。一旦、第１の導電
型の不純物を全面に渡って注入した後、所定の領域をレ
ジストで覆い、第２の不純物を注入する。従って、フォ
ト工程が１工程で済むため、工程が簡略となり、製造コ
ストを低減できるというメリットがある。

【００３０】図１（ｅ）は、ＰｃｈＴＦＴの部分をレジ
スト１１１で覆い、Ｐ（リン）等のＮ型不純物を注入し
、ＮｃｈＴＦＴのソース・ドレイン領域１０７を形成す
る工程である。Ｎｃｈのソース・ドレイン領域にはＢ等
のＰ型不純物とＰ等のＮ型不純物が混在した状態となっ
ている。従って、Ｐ等のＮ型不純物のドーズ量は、工程
（ｄ）でイオン注入されたＢ等のＰ型不純物のドーズ量
の２〜３倍以上必要である。　　図１（ｆ）は、層間絶
縁膜１０８をＣＶＤ法、スパッタ法、プラズマＣＶＤ法
等で形成し、ソース・ドレイン領域の結晶性の回復及び
不純物を活性化する目的で６００℃〜１１００℃程度の
アニールを行い、続いて、該層間絶縁膜にコンタクト穴
１０９を開け、Ａｌ等で配線１１０を形成する工程であ
る。尚、本実施例では、水素ガス雰囲気中でのアニール
を行なっただけで、水素プラズマ処理等の水素化処理は
特に行なっていない。前記活性化アニールの時間はアニ
ール温度によって、その最適値が異なり、例えば、６０
０℃では、１６時間〜７０時間程度のアニール時間を要
し、９００℃では１時間〜１６時間程度のアニール時間
を要する。又、１０００℃では１５分〜３０分程度のア
ニール時間を要する。尚、前述のａ−Ｓｉ中に混入した
Ｆ量に応じて、活性化アニール条件を最適化することが
、ＴＦＴ特性の向上（特に、オフ電流の低減）に対して
重要であることを見いだした。その詳細については後で
述べる。

【００３１】本発明に基づく半導体装置の製造方法で作
製した多結晶シリコンＴＦＴ（Ｎチャンネル）の電界効
果移動度は、１５０〜２００ｃｍ２／Ｖ・ｓｅｃであり
、十分なオン電流を有するｐｏｌｙ−ＳｉＴＦＴを簡便
なプロセスで形成することができた。

【００３２】続いて、ａ−Ｓｉに混入した弗素がＴＦＴ
特性（特に、オフ電流特性）に与える影響に関して述べ
る。以下、プラズマＣＶＤ法でａ−Ｓｉを成膜する場合
を例とするが、成膜方法はこれに限定されるものではな
い。プラズマＣＶＤ法でａ−Ｓｉを成膜する際、膜中に
微量のＦ（弗素）が混入する場合がある。その量は、Ｐ
ＣＶＤ装置反応室内のクリーニング方法、基板ホルダー
等の治具の洗浄・乾燥方法等の条件によって大きく変わ
る。例えば、反応室のクリーニングをＣＦ４＋Ｏ２ガス
を用いて行ない、残留弗素除去のための対策を施さない
場合は、成膜後のａ−Ｓｉ膜中に多量の弗素が混入し、
ＴＦＴ完成後のｐｏｌｙ−Ｓｉ中に２×１０１８／ｃｍ
３程度以上の多量の弗素が含まれる。この様な膜をＴＦ
Ｔのチャンネル領域及びソース・ドレイン領域に用いた
場合と、ｐｏｌｙ−Ｓｉ中の弗素量を５×１０１７／ｃ
ｍ３程度以下に抑えた場合とで、オフ電流に大きな相違
があることを見いだした。又、オフ電流はソース・ドレ
イン領域のドーパントの活性化アニール条件等にも依存
して大きく変わることを見いだした。以下、実施例に基
づいて、その詳細を説明する。

【００３３】

【表１】

【００３４】

【表２】

【００３５】表１及び表２はチャンネル領域及びソース
・ドレイン領域を成すｐｏｌｙ−Ｓｉ膜中の弗素量とＴ
ＦＴのオフ電流との関係を示した表である。この内、表
１はＮｃｈ及びＰｃｈのソース・ドレイン領域をそれぞ
れレジストを形成して選択的にイオン注入した場合のＮ
ｃｈＴＦＴのオフ電流特性であり、表２は図１に示した
製造工程で作製したＮｃｈＴＦＴのオフ電流特性である
。測定条件は、ＮチャンネルＴＦＴ（ゲート長６μｍ、
ゲート幅１０μｍ）を用い、ゲート電圧　０Ｖ、ドレイ
ン電圧　５Ｖである。ｐｏｌｙ−Ｓｉ膜中のＦ量は、ａ
−Ｓｉ成膜前のＰＣＶＤ装置反応室の残留弗素除去や基
板ホルダー等の洗浄・乾燥等を最適化することで、表に
示すような５水準のサンプルを作製した。又、ソース・
ドレイン領域のドーパントの活性化アニール条件を６水
準（１０００℃　２０分、９００℃　１、５、１６時間
、６００℃　１６、７０時間）振った場合のオフ電流値
の変化も併せて示す。

【００３６】表１と表２を比べると明らかなように、Ｎ
ｃｈＴＦＴをＮ型不純物のみを打ち込んで作製した方が
、Ｐ型不純物を打ち込んでからＮ型不純物を打ち込んだ
場合と比べてオフ電流が低くなる傾向がある。しかし、
両者の差は、ｐｏｌｙ−Ｓｉ膜中の弗素量が少なくなる
ほど小さくなる傾向がある。オフ電流が１×１０−１１
Ａ程度以下であれば、ＬＣＤパネルの画素スイッチとし
て十分な特性であることを考慮すると、ｐｏｌｙ−Ｓｉ
膜中に存在する弗素量を５×１０１７／ｃｍ３以下に抑
えれば、所望のオフ電流を有するＣＭＯＳ型のｐｏｌｙ
−ＳｉＴＦＴのソース・ドレイン領域を、フォト工程１
工程のみで作製できることがわかる。特に、弗素量を１
×１０１７／ｃｍ３程度以下に抑えると、（１）活性化
アニールの条件にほとんど依存せずに、オフ電流を４×
１０１７Ａ程度以下に抑えることができる、（２）Ｎｃ
ｈ及びＰｃｈを別々にイオン注入した場合との特性差も
ほとんど無い等の効果があり、特に望ましい。この場合
、活性化アニール条件としては、例えば９００℃１時間
、１０００℃２０分等の比較的短時間のアニールで低い
オフ電流が得られるメリットがある。又、不純物濃度が
１×１０１８／ｃｍ３程度であっても、９００℃１６時
間のアニール若しくは６００℃７０時間のアニール等の
低温アニールを行なうと実用上十分なオフ電流特性が得
られる。

【００３７】続いて、プラズマＣＶＤ法を例にとり、膜
中の弗素量を低減する方法に関して述べる。前述の通り
、反応室のクリーニングをＣＦ４＋Ｏ２ガスを用いて行
ない、残留弗素除去のための対策を施さない場合は、成
膜後のａ−Ｓｉ膜中に多量の弗素が混入し、ＴＦＴ完成
後のｐｏｌｙ−Ｓｉ中に２×１０１８／ｃｍ３程度以上
の多量の弗素が含まれる。一方、以下に述べる残留弗素
除去対策を実行することで、膜中に混入する弗素量を大
幅に低減することができる。（１）反応室のクリーニン
グをＣＦ４＋Ｏ２ガスを用いずに、電極板・防着板等を
分解して取り外し、ガラスビーズ処理等の機械的な処理
により、表面に付着したシリコン膜を除去する。（２）
基板ホルダー等の治具も上述の機械的な処理により、シ
リコン膜を除去する。又は、ＨＦ（弗酸）等で洗浄した
場合は、２５０℃〜３００℃程度以上の温度で３０分か
ら２時間程度ベークし、残留ＨＦを除去する。（３）反
応室のクリーニング終了後、反応室を成膜時の基板温度
若しくはそれより少し高い温度に数時間保持し、同時に
高真空排気し、残留弗素をより完全に除去する。（４）
クリーニング後、基板を取り付けない状態でａ−Ｓｉを
成膜する。弗素が残留している場合でも、この様な処理
を行なうと、残留弗素がａ−Ｓｉ中に取り込まれ基板ホ
ルダー等に膜として付着するため、残留弗素量低減の効
果がある。成膜時間は１０分から１時間程度が望ましく
。３０分以上が特に有効である。（５）基板に付着して
いる弗素（ＨＦ等）を除去するために、成膜の前処理と
して、２５０℃〜３５０℃程度以上の温度で３０分〜２
時間程度アニールする。（６）原料ガスの不純物を低減
する。以上述べた対策を１つ若しくは複数実行すること
で、膜中の弗素量を１×１０１８／ｃｍ３、５×１０１
７／ｃｍ３、１×１０１７／ｃｍ３程度以下と段階的に
低減することができる。

【００３８】以上述べたように、ｐｏｌｙ−Ｓｉ中の弗
素量を低減することで、ｐｏｌｙ−ＳｉＴＦＴのオフ電
流を大幅に低減することができる。又、活性化アニール
を低温化する方法もオフ電流の低減に有効であることも
明かとなった。この様な弗素量とオフ電流、活性化アニ
ール方法とオフ電流の因果関係は現在のところ明確に解
明されてはいないが、以下に述べるようなメカニズムが
推測される。まず、ｐｏｌｙ−ＳｉＴＦＴのオフ電流は
ドレイン端の欠陥準位を介した生成電流やＦｉｅｌｄ−
Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏｎ電流が支配的と考
えられている。従って、ドレイン端の欠陥準位密度の低
減がオフ電流の低減に対して有効であることが容易に推
測される。ドレイン端の欠陥準位を低減するには、ドレ
イン端近傍のｐｏｌｙ−Ｓｉ膜の結晶性を向上させるこ
とが必須となる。そこで、我々は、膜中の弗素量とイオ
ンインプラ後の活性化アニールがドレイン端近傍のｐｏ
ｌｙ−Ｓｉ膜の結晶性と強い相関があると推察している
。図１（ｄ）、図１（ｅ）に示した工程でイオン注入を
行なった後、図１（ｆ）に示した工程で活性化アニール
を行ない、不純物イオンが注入された領域の結晶性の回
復（ソース・ドレイン領域のｐｏｌｙ−Ｓｉ膜の少なく
とも一部は、イオン注入により非晶質化され、活性化ア
ニールにより、結晶成長し再びｐｏｌｙ−Ｓｉ化する。）及び不純物の活性化を行なう。その際、ｐｏｌｙ−Ｓ
ｉ膜中に弗素が存在すると、活性化アニールによる結晶
性の回復が十分に成されず、ドレイン端近傍のｐｏｌｙ
−Ｓｉ膜の結晶性が低下し、多数の欠陥準位が存在する
膜になる。その結果、前述の機構によりオフ電流が増加
すると推察される。そこで、ｐｏｌｙ−Ｓｉ中の弗素量
が２×１０１８／ｃｍ３、１×１０１８／ｃｍ３、５×
１０１７／ｃｍ３、１×１０１７／ｃｍ３の膜を用いて
活性化アニール後の不純物注入領域の欠陥密度をＥＳＲ
（電子スピン共鳴）によって評価した。その結果、弗素
量が２×１０１８／ｃｍ３、１×１０１８／ｃｍ３、５
×１０１７／ｃｍ３、１×１０１７／ｃｍ３の膜に対し
て、スピン密度が、それぞれ１．５×１０１９／ｃｍ３
、４．５×１０１８／ｃｍ３、３．９×１０１７／ｃｍ
３、８．７×１０１６／ｃｍ３という値が得られた。尚
、このサンプルの活性化アニール条件は１０００℃２０
分である。この結果から、弗素量の多い膜は、欠陥密度
の高い膜になっていることが分かる。この結果は、前述
の弗素量とオフ電流の相関に対する推察を裏付けるもの
であり、表２に示したオフ電流の測定結果と合わせてみ
ると、ソース・ドレイン領域のスピン密度は１×１０１
８／ｃｍ３以下であることが望ましく、１×１０１７／
ｃｍ３以下であることが特に望ましい。

【００３９】尚、本発明は、図１の実施例に示したＴＦ
Ｔ以外にも、絶縁ゲート型半導体素子全般に応用できる
。

【００４０】

【発明の効果】以上述べたように、本発明によればオフ
電流が低く、移動度の大きいｐｏｌｙ−ＳｉＴＦＴをは
じめとする絶縁ゲート型電界効果トランジスタを簡便な
製造方法で作製することができる。その結果、絶縁性非
晶質材料上に高性能な半導体素子を形成することが可能
となり、大型で高解像度の液晶表示パネルや高速で高解
像度の密着型イメージセンサやＴＦＴを負荷部に用いた
ＳＲＡＭ等の三次元ＩＣなどを容易に作製できるように
なった。

【図面の簡単な説明】

【図１】本発明の実施例における半導体装置の製造工程
図である。

【符号の説明】

１０１　・・・　　絶縁性非晶質材料１０２　・・・　　シリコン層１０３　・・・　　多結晶シリコン層１０４　・・・　　ゲート絶縁膜１０５　・・・　　ゲート電極１０６，１０７　・・・　　ソース・ドレイン領域１０
８　・・・　　層間絶縁膜１０９　・・・　　コンタクト穴１１０　・・・　　配線

Claims

【特許請求の範囲】

【請求項１】　　絶縁ゲート型電界効果トランジスタの
チャンネル領域の少なくとも一部が非単結晶半導体によ
り形成された半導体装置において、該非単結晶半導体中
の弗素量が１×１０１８／ｃｍ３以下であることを特徴
とする半導体装置。
【請求項２】　　前記非単結晶半導体が多結晶シリコン
であることを特徴とする請求項１記載の半導体装置。
【請求項３】　　絶縁ゲート型電界効果トランジスタの
チャンネル領域の少なくとも一部が非単結晶半導体によ
り形成されたＣＭＯＳ型の半導体装置の製造方法におい
て、（ａ）絶縁性非晶質材料上にシリコンを主体とする
非単結晶半導体層を形成する工程、（ｂ）第１の導電型
の不純物をイオン注入しソースドレイン領域を形成する
工程、（ｃ）第２の導電型の不純物をイオン注入しソー
スドレイン領域を形成する工程、（ｄ）イオン注入され
たドーパントを活性化するためのアニール工程を少なく
とも有し、前記第１の不純物のイオン注入若しくは前記
第２の不純物のイオン注入の内の一方が基板のほぼ全面
に渡ってイオン注入がなされ、他の一方が所定の領域の
みにイオン注入され、トランジスタ完成後の前記非単結
晶半導体中の弗素量が１×１０１８／ｃｍ３以下である
ことを特徴とする半導体装置の製造方法。
【請求項４】　　前記活性化のためのアニールが９００
℃以下の温度で成されたことを特徴とする請求項３記載
の半導体装置の製造方法。
【請求項５】　　前記非単結晶半導体中の弗素量が５×
１０１７／ｃｍ３以下であることを特徴とする請求項３
記載の半導体装置の製造方法。
【請求項６】　　前記活性化のためのアニールが１００
０℃以下の温度で成されたことを特徴とする請求項５記
載の半導体装置の製造方法。