JPH04287227A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH04287227A JPH04287227A JP5231691A JP5231691A JPH04287227A JP H04287227 A JPH04287227 A JP H04287227A JP 5231691 A JP5231691 A JP 5231691A JP 5231691 A JP5231691 A JP 5231691A JP H04287227 A JPH04287227 A JP H04287227A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は演算処理装置に関し、特
に、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ：ディジタル・シグナル・プロセッサ） 等
の高速処理が可能な演算処理装置に関する。近年、各種
プロセッサ・システムのデジタル化に伴ってプロセッサ
自身に対する高速化および高効率化の要求が強くなって
いる。しかし、同一の命令（命令群）を繰り返すリサイ
クル処理に付いては、プロセッサ内の動作速度は上がっ
ているにも関わらず、同じ命令コードを何度も繰り返し
てプログラムメモリから読み取っているためアクセスタ
イムに無駄が生じている。そこで、リサイクル処理を高
速に実行することのできる演算処理装置が要望されてい
る。
に、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ：ディジタル・シグナル・プロセッサ） 等
の高速処理が可能な演算処理装置に関する。近年、各種
プロセッサ・システムのデジタル化に伴ってプロセッサ
自身に対する高速化および高効率化の要求が強くなって
いる。しかし、同一の命令（命令群）を繰り返すリサイ
クル処理に付いては、プロセッサ内の動作速度は上がっ
ているにも関わらず、同じ命令コードを何度も繰り返し
てプログラムメモリから読み取っているためアクセスタ
イムに無駄が生じている。そこで、リサイクル処理を高
速に実行することのできる演算処理装置が要望されてい
る。
【０００２】
【従来の技術】図３は従来の演算処理装置の一例を示す
ブロック図である。同図に示されるように、従来の演算
処理装置は、プログラムカウンタ１１， レジスタ１２
，１３，リピートカウンタ１４， プログラムメモリ１
５， 命令レジスタ１６， 命令デコーダ１７， およ
び，実行回路１８を備えている。
ブロック図である。同図に示されるように、従来の演算
処理装置は、プログラムカウンタ１１， レジスタ１２
，１３，リピートカウンタ１４， プログラムメモリ１
５， 命令レジスタ１６， 命令デコーダ１７， およ
び，実行回路１８を備えている。
【０００３】プログラムカウンタ１１はプログラムメモ
リ１５内の所定アドレスを指示して命令を読み出すため
のカウンタであり、レジスタ１２はリサイクル処理（リ
ピート処理）を開始するリピートスタートアドレスを保
持するためのものであり、また、レジスタ１３はリサイ
クル処理を終了するリピートエンドアドレスを保持する
ためのものである。また、リピートカウンタ１４は、レ
ジスタ１２および１３の間の命令コードのサイクル数を
予め入れておくためのカウンタである。ここで、プログ
ラムメモリ１５には、プログラムや入出力データ等が格
納されている。
リ１５内の所定アドレスを指示して命令を読み出すため
のカウンタであり、レジスタ１２はリサイクル処理（リ
ピート処理）を開始するリピートスタートアドレスを保
持するためのものであり、また、レジスタ１３はリサイ
クル処理を終了するリピートエンドアドレスを保持する
ためのものである。また、リピートカウンタ１４は、レ
ジスタ１２および１３の間の命令コードのサイクル数を
予め入れておくためのカウンタである。ここで、プログ
ラムメモリ１５には、プログラムや入出力データ等が格
納されている。
【０００４】命令レジスタ１６はプログラムメモリ１５
から読み出した命令を一時格納するためのレジスタであ
り、命令デコーダ１７は命令レジスタ１６に格納された
命令を解読するためのデコーダであり、また、実行回路
１８は命令デコーダ１７で解読された命令コードを実行
する回路である。
から読み出した命令を一時格納するためのレジスタであ
り、命令デコーダ１７は命令レジスタ１６に格納された
命令を解読するためのデコーダであり、また、実行回路
１８は命令デコーダ１７で解読された命令コードを実行
する回路である。
【０００５】
【発明が解決しようとする課題】上述した図３に示す演
算処理装置において、ある命令（または命令群）を繰り
返し実行するリサイクル処理を行う場合、リピートカウ
ンタ１４にサイクル数を予め入れておき、レジスタ１２
に保持されたリピートスタートアドレスとレジスタ１３
に保持されたとリピートエンドアドレスとの間をリピー
トカウンタ１４の数だけプログラムカウンタ１１がリサ
イクルすることによって実行されていた。そのため、同
じ命令コードを１サイクル毎にプログラムメモリ１５か
ら命令レジスタ１６へロードすることになっていた。そ
の結果、プログラムメモリ１５に対するアクセスタイム
および命令レジスタ１６に対するロードタイムもリサイ
クルされることになり、動作速度が遅くなるという課題
があった。特に、速い動作速度を必要とするＤＳＰ等の
演算処理装置では非常に効率が悪くなっていた。
算処理装置において、ある命令（または命令群）を繰り
返し実行するリサイクル処理を行う場合、リピートカウ
ンタ１４にサイクル数を予め入れておき、レジスタ１２
に保持されたリピートスタートアドレスとレジスタ１３
に保持されたとリピートエンドアドレスとの間をリピー
トカウンタ１４の数だけプログラムカウンタ１１がリサ
イクルすることによって実行されていた。そのため、同
じ命令コードを１サイクル毎にプログラムメモリ１５か
ら命令レジスタ１６へロードすることになっていた。そ
の結果、プログラムメモリ１５に対するアクセスタイム
および命令レジスタ１６に対するロードタイムもリサイ
クルされることになり、動作速度が遅くなるという課題
があった。特に、速い動作速度を必要とするＤＳＰ等の
演算処理装置では非常に効率が悪くなっていた。
【０００６】本発明は、上述した従来の演算処理装置が
有する課題に鑑み、リサイクル処理を高速に実行するこ
とを目的とする。
有する課題に鑑み、リサイクル処理を高速に実行するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、プログ
ラムカウンタ１でプログラムメモリ２内の所定アドレス
を指示して命令を読み出し実行する演算処理装置であっ
て、前記プログラムメモリ２から読み出された命令を保
持する複数の命令レジスタ３，４ と、該各命令レジス
タ３，４ の出力を順次選択する複数のマルチプレクサ
５，６ と、該各マルチプレクサ５，６ に対してそれ
ぞれ設けられ、当該マルチプレクサ５，６ を介して供
給される命令のアドレス演算を行う複数のアドレス演算
系デコーダ７および複数のデータ演算系デコーダ８とを
具備し、前記複数の命令レジスタ３，４ に保持された
命令を前記各マルチプレクサ５，６ で順次切り換えて
当該マルチプレクサ５，６ に対応するアドレス演算系
デコーダ７およびデータ演算系デコーダ８に供給するこ
とによりリサイクル処理を実行するようにしたことを特
徴とする演算処理装置が提供される。
ラムカウンタ１でプログラムメモリ２内の所定アドレス
を指示して命令を読み出し実行する演算処理装置であっ
て、前記プログラムメモリ２から読み出された命令を保
持する複数の命令レジスタ３，４ と、該各命令レジス
タ３，４ の出力を順次選択する複数のマルチプレクサ
５，６ と、該各マルチプレクサ５，６ に対してそれ
ぞれ設けられ、当該マルチプレクサ５，６ を介して供
給される命令のアドレス演算を行う複数のアドレス演算
系デコーダ７および複数のデータ演算系デコーダ８とを
具備し、前記複数の命令レジスタ３，４ に保持された
命令を前記各マルチプレクサ５，６ で順次切り換えて
当該マルチプレクサ５，６ に対応するアドレス演算系
デコーダ７およびデータ演算系デコーダ８に供給するこ
とによりリサイクル処理を実行するようにしたことを特
徴とする演算処理装置が提供される。
【０００８】
【作用】本発明の演算処理装置によれば、プログラムメ
モリ２から読み出された命令は複数の命令レジスタ３，
４ に保持され、該各命令レジスタ３，４の出力は複数
のマルチプレクサ５，６ により順次選択される。そし
て、複数の命令レジスタ３，４ に保持された命令は、
各マルチプレクサ５，６ で順次切り換えて当該マルチ
プレクサ５，６に対応するアドレス演算系デコーダ７お
よびデータ演算系デコーダ８に供給される。これにより
、リサイクル処理を高速に実行することができる。
モリ２から読み出された命令は複数の命令レジスタ３，
４ に保持され、該各命令レジスタ３，４の出力は複数
のマルチプレクサ５，６ により順次選択される。そし
て、複数の命令レジスタ３，４ に保持された命令は、
各マルチプレクサ５，６ で順次切り換えて当該マルチ
プレクサ５，６に対応するアドレス演算系デコーダ７お
よびデータ演算系デコーダ８に供給される。これにより
、リサイクル処理を高速に実行することができる。
【０００９】
【実施例】以下、図面を参照して本発明に係る演算処理
装置の一実施例を説明する。同図に示されるように、本
実施例の演算処理装置は、プログラムカウンタ１， プ
ログラムメモリ２， 第１および第２の命令レジスタ３
，４，第１および第２のマルチプレクサ５，６，並びに
， アドレス演算系デコーダ７およびデータ演算系デコ
ーダ８を備えている。
装置の一実施例を説明する。同図に示されるように、本
実施例の演算処理装置は、プログラムカウンタ１， プ
ログラムメモリ２， 第１および第２の命令レジスタ３
，４，第１および第２のマルチプレクサ５，６，並びに
， アドレス演算系デコーダ７およびデータ演算系デコ
ーダ８を備えている。
【００１０】プログラムカウンタ１はプログラムメモリ
２内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、また、該プログラムメモリ２から読み出
された命令は第１および第２の命令レジスタ３，４ に
一時格納される。ここで、プログラムメモリ２には、プ
ログラムや入出力データ等が格納されている。第１およ
び第２のマルチプレクサ５，６ には、それぞれ第１お
よび第２の命令レジスタ３，４ の出力が供給されてい
る。すなわち、第１のマルチプレクサ５において、入力
端子Ａ１には第１命令レジスタ３の出力が供給され、ま
た、入力端子Ｂ１には第２命令レジスタ４の出力が供給
されている。同様に、第２のマルチプレクサ６において
、入力端子Ａ２には第１命令レジスタ３の出力が供給さ
れ、また、入力端子Ｂ２には第２命令レジスタ４の出力
が供給されている。 ここで、第１のマルチプレクサ５が２個の入力の内の一
方（例えば、第１命令レジスタ３の出力）を選択して出
力するとき、第２のマルチプレクサ６は２個の入力の内
の他方（第２命令レジスタ４の出力）を選択して出力す
ることになる。
２内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、また、該プログラムメモリ２から読み出
された命令は第１および第２の命令レジスタ３，４ に
一時格納される。ここで、プログラムメモリ２には、プ
ログラムや入出力データ等が格納されている。第１およ
び第２のマルチプレクサ５，６ には、それぞれ第１お
よび第２の命令レジスタ３，４ の出力が供給されてい
る。すなわち、第１のマルチプレクサ５において、入力
端子Ａ１には第１命令レジスタ３の出力が供給され、ま
た、入力端子Ｂ１には第２命令レジスタ４の出力が供給
されている。同様に、第２のマルチプレクサ６において
、入力端子Ａ２には第１命令レジスタ３の出力が供給さ
れ、また、入力端子Ｂ２には第２命令レジスタ４の出力
が供給されている。 ここで、第１のマルチプレクサ５が２個の入力の内の一
方（例えば、第１命令レジスタ３の出力）を選択して出
力するとき、第２のマルチプレクサ６は２個の入力の内
の他方（第２命令レジスタ４の出力）を選択して出力す
ることになる。
【００１１】第１のマルチプレクサ５の出力はアドレス
演算系デコーダ７に供給され また、第２のマルチプ
レクサ６の出力はデータ演算系デコーダ８に供給されて
いる。ここで、アドレス演算系デコーダ７およびデータ
演算系デコーダ８は、各命令レジスタ３，４ に格納さ
れた命令を解読するためのデコーダである。また、アド
レス演算系デコーダ７の出力は、図示しないアドレス演
算回路（Ａ−ＵＮＩＴ）に供給され、命令を実行すると
きに必要とされる実行アドレス（最終的に得られるアド
レスの値）を得るためにアドレス演算が行われる。例え
ば、ジャンプ命令の場合には、プログラムカウンタ（Ｐ
Ｃ）の値に或る数値を加算（または、減算：アドレス演
算）することにより実行アドレスが得られることになる
。さらに、データ演算系デコーダ８の出力は、図示しな
い実行回路（Ｅ−ＵＮＩＴ）に供給され、アドレス演算
実行後に得られた実行アドレスを基に命令が実行される
ことになる。
演算系デコーダ７に供給され また、第２のマルチプ
レクサ６の出力はデータ演算系デコーダ８に供給されて
いる。ここで、アドレス演算系デコーダ７およびデータ
演算系デコーダ８は、各命令レジスタ３，４ に格納さ
れた命令を解読するためのデコーダである。また、アド
レス演算系デコーダ７の出力は、図示しないアドレス演
算回路（Ａ−ＵＮＩＴ）に供給され、命令を実行すると
きに必要とされる実行アドレス（最終的に得られるアド
レスの値）を得るためにアドレス演算が行われる。例え
ば、ジャンプ命令の場合には、プログラムカウンタ（Ｐ
Ｃ）の値に或る数値を加算（または、減算：アドレス演
算）することにより実行アドレスが得られることになる
。さらに、データ演算系デコーダ８の出力は、図示しな
い実行回路（Ｅ−ＵＮＩＴ）に供給され、アドレス演算
実行後に得られた実行アドレスを基に命令が実行される
ことになる。
【００１２】図２は図１の演算処理装置の動作を説明す
るための図である。同図に示されるように、まず、プロ
グラムカウンタ１のアドレス値の命令コード（ａ）がプ
ログラムメモリ２により第１の命令レジスタ３へストア
される。この第１の命令レジスタ３の内容（データａ）
は、第１のマルチプレクサ５の入力端子Ａ１を介して第
１のアドレス演算系デコーダ７へ供給される。そして、
第１のアドレス演算系デコーダ７において、第１の命令
レジスタ３の内容のアドレス演算が行われる。
るための図である。同図に示されるように、まず、プロ
グラムカウンタ１のアドレス値の命令コード（ａ）がプ
ログラムメモリ２により第１の命令レジスタ３へストア
される。この第１の命令レジスタ３の内容（データａ）
は、第１のマルチプレクサ５の入力端子Ａ１を介して第
１のアドレス演算系デコーダ７へ供給される。そして、
第１のアドレス演算系デコーダ７において、第１の命令
レジスタ３の内容のアドレス演算が行われる。
【００１３】さらに、次の動作サイクルによってプログ
ラムカウンタ１が更新されると、第１の命令レジスタ３
の内容が第２の命令レジスタ４へストアされ、第１の命
令レジスタ３にはプログラムカウンタ１の次のステップ
のアドレス値の命令コード（ｂ）がストアされる。これ
により、第１の命令レジスタ３にはプログラムカウンタ
１の更新後の命令コード（データｂ）が格納され、第２
の命令レジスタ４にはプログラムカウンタ１の更新前の
命令コード（データａ）が格納されて、リピート可能状
態（リサイクル処理状態）となる。ここで、リピート可
能状態になると、プログラムカウンタ１（ＰＣ）の更新
は停止され、第１および第２の命令レジスタ３，４ の
内容はそのまま保持されるようになっている。
ラムカウンタ１が更新されると、第１の命令レジスタ３
の内容が第２の命令レジスタ４へストアされ、第１の命
令レジスタ３にはプログラムカウンタ１の次のステップ
のアドレス値の命令コード（ｂ）がストアされる。これ
により、第１の命令レジスタ３にはプログラムカウンタ
１の更新後の命令コード（データｂ）が格納され、第２
の命令レジスタ４にはプログラムカウンタ１の更新前の
命令コード（データａ）が格納されて、リピート可能状
態（リサイクル処理状態）となる。ここで、リピート可
能状態になると、プログラムカウンタ１（ＰＣ）の更新
は停止され、第１および第２の命令レジスタ３，４ の
内容はそのまま保持されるようになっている。
【００１４】この状態において、第１のマルチプレクサ
５は入力をそれまでのＡ１からＢ１→Ａ１→Ｂ１と各動
作サイクル毎に切り換え、また、第２のマルチプレクサ
６は入力を第１のマルチプレクサ５のＢ１→Ａ１→Ｂ１
に対応してＡ２→Ｂ２→Ａ２と各動作サイクル毎に切り
換える。これにより、アドレス演算系デコーダ７ではそ
れまでのデータａからｂ→ａ→ｂと各動作サイクル毎に
データが順次選択されて供給され、また、データ演算系
デコーダ８ではａ→ｂ→ａと各動作サイクル毎にデータ
が順次選択されて供給されることになる。ここで、ａは
ＰＣ＝ｎの命令コードに相当し、また、ｂはＰＣ＝ｎ＋
１の命令コードに相当する。
５は入力をそれまでのＡ１からＢ１→Ａ１→Ｂ１と各動
作サイクル毎に切り換え、また、第２のマルチプレクサ
６は入力を第１のマルチプレクサ５のＢ１→Ａ１→Ｂ１
に対応してＡ２→Ｂ２→Ａ２と各動作サイクル毎に切り
換える。これにより、アドレス演算系デコーダ７ではそ
れまでのデータａからｂ→ａ→ｂと各動作サイクル毎に
データが順次選択されて供給され、また、データ演算系
デコーダ８ではａ→ｂ→ａと各動作サイクル毎にデータ
が順次選択されて供給されることになる。ここで、ａは
ＰＣ＝ｎの命令コードに相当し、また、ｂはＰＣ＝ｎ＋
１の命令コードに相当する。
【００１５】そして、アドレス演算系デコーダ７および
データ演算系デコーダ８の出力は、前述したように、そ
れぞれ図示しないアドレス演算回路（Ａ−ＵＮＩＴ）お
よび実行回路（Ｅ−ＵＮＩＴ）に供給されて実行処理さ
れることになる。 このように、本実施例の演算処理装置によれば、１動作
サイクルに２命令実行することができ、また、命令フェ
ッチ動作をそれぞれ行わずにマルチプレクサ５，６ に
おける切り換え動作だけでよいことになり、リサイクル
処理時の高速化および高効率化、さらには、演算処理装
置の高速化および高効率化を可能とする。
データ演算系デコーダ８の出力は、前述したように、そ
れぞれ図示しないアドレス演算回路（Ａ−ＵＮＩＴ）お
よび実行回路（Ｅ−ＵＮＩＴ）に供給されて実行処理さ
れることになる。 このように、本実施例の演算処理装置によれば、１動作
サイクルに２命令実行することができ、また、命令フェ
ッチ動作をそれぞれ行わずにマルチプレクサ５，６ に
おける切り換え動作だけでよいことになり、リサイクル
処理時の高速化および高効率化、さらには、演算処理装
置の高速化および高効率化を可能とする。
【００１６】図１の演算処理装置（ＤＳＰ）では、命令
レジスタ， マルチプレクサ， および， アドレス演
算系デコーダが２個ずつ設けられているが、本発明の演
算処理装置は、これら命令レジスタ， マルチプレクサ
， および， デコーダ（アドレス演算系デコーダとデ
ータ演算系デコーダ）は２個ずつに限定されるものでは
なく、複数個設けるように構成することができるのはい
うまでもない。ここで、アドレス演算系デコーダ（７）
とデータ演算系デコーダ（８） は１組のペアとして
複数組設ける必要がある。
レジスタ， マルチプレクサ， および， アドレス演
算系デコーダが２個ずつ設けられているが、本発明の演
算処理装置は、これら命令レジスタ， マルチプレクサ
， および， デコーダ（アドレス演算系デコーダとデ
ータ演算系デコーダ）は２個ずつに限定されるものでは
なく、複数個設けるように構成することができるのはい
うまでもない。ここで、アドレス演算系デコーダ（７）
とデータ演算系デコーダ（８） は１組のペアとして
複数組設ける必要がある。
【００１７】
【発明の効果】以上、詳述したように、本発明の演算処
理装置によれば、複数の命令レジスタと複数のアドレス
演算系デコーダとの間に複数のマルチプレクサを設け、
該マルチプレクサによる高速な切り換えによって、リサ
イクル処理を高速に実行することができる。
理装置によれば、複数の命令レジスタと複数のアドレス
演算系デコーダとの間に複数のマルチプレクサを設け、
該マルチプレクサによる高速な切り換えによって、リサ
イクル処理を高速に実行することができる。
【図１】本発明に係る演算処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１の演算処理装置の動作を説明するための図
である。
である。
【図３】従来の演算処理装置の一例を示すブロック図で
ある。
ある。
１…プログラムカウンタ
２…プログラムメモリ
３…第１の命令レジスタ
４…第２の命令レジスタ
５…第１のマルチプレクサ
６…第２のマルチプレクサ
７…アドレス演算系デコーダ
８…データ演算系デコーダ
Claims (2)
- 【請求項１】 プログラムカウンタ（１） でプログ
ラムメモリ（２） 内の所定アドレスを指示して命令を
読み出し実行する演算処理装置であって、前記プログラ
ムメモリから読み出された命令を保持する複数の命令レ
ジスタ（３，４） と、該各命令レジスタの出力を順次
選択する複数のマルチプレクサ（５，６） と、該各マ
ルチプレクサに対してそれぞれ設けられ、当該マルチプ
レクサを介して供給される命令のアドレス演算を行う複
数のアドレス演算系デコーダ（７） および複数のデー
タ演算系デコーダ（８） とを具備し、前記複数の命令
レジスタに保持された命令を前記各マルチプレクサで順
次切り換えて当該マルチプレクサに対応するアドレス演
算系デコーダおよびデータ演算系デコーダに供給するこ
とによりリサイクル処理を実行するようにしたことを特
徴とする演算処理装置。 - 【請求項２】 プログラムカウンタ（１） でプログ
ラムメモリ（２） 内の所定アドレスを指示して命令を
読み出し実行するディジタル・シグナル・プロセッサで
あって、前記プログラムメモリから読み出された命令を
保持する第１および第２の命令レジスタ（３，４） と
、該第１および第２の命令レジスタの出力の一方を順次
選択する第１および第２のマルチプレクサ（５，６）と
、該第１および第２のマルチプレクサに対してそれぞれ
設けられ、該各マルチプレクサを介して供給される命令
のアドレス演算を行うアドレス演算系デコーダ（７）
およびデータ演算を行うデータ演算系デコーダ（８）
とを具備し、前記第１および第２の命令レジスタに保持
された命令を前記各マルチプレクサで順次切り換えて当
該マルチプレクサに対応するアドレス演算系デコーダお
よびデータ演算系デコーダに供給し、該アドレス演算系
デコーダおよびデータ演算系デコーダで該第１および第
２の命令レジスタの出力を並列的に処理するようにした
ことを特徴とするディジタル・シグナル・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052316A JP3062892B2 (ja) | 1991-03-18 | 1991-03-18 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052316A JP3062892B2 (ja) | 1991-03-18 | 1991-03-18 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287227A true JPH04287227A (ja) | 1992-10-12 |
| JP3062892B2 JP3062892B2 (ja) | 2000-07-12 |
Family
ID=12911381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052316A Expired - Fee Related JP3062892B2 (ja) | 1991-03-18 | 1991-03-18 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062892B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021103577A (ja) * | 2020-08-27 | 2021-07-15 | 北京百度網訊科技有限公司 | 循環命令の処理方法、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム |
-
1991
- 1991-03-18 JP JP3052316A patent/JP3062892B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021103577A (ja) * | 2020-08-27 | 2021-07-15 | 北京百度網訊科技有限公司 | 循環命令の処理方法、電子機器、コンピュータ可読記憶媒体及びコンピュータプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062892B2 (ja) | 2000-07-12 |
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