JPH04287253A - パリティ検査回路 - Google Patents
パリティ検査回路Info
- Publication number
- JPH04287253A JPH04287253A JP3052232A JP5223291A JPH04287253A JP H04287253 A JPH04287253 A JP H04287253A JP 3052232 A JP3052232 A JP 3052232A JP 5223291 A JP5223291 A JP 5223291A JP H04287253 A JPH04287253 A JP H04287253A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parity
- random access
- access memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータなどに用い
られるランダムアクセスメモリ回路におけるパリティ検
査回路に関する。
られるランダムアクセスメモリ回路におけるパリティ検
査回路に関する。
【０００２】
【従来の技術】近年、コンピュータが広く活用され、そ
のランダムアクセスメモリ回路におけるデータ授受にお
いてはパリティ検査によりデータの信頼性がチェックさ
れる。
のランダムアクセスメモリ回路におけるデータ授受にお
いてはパリティ検査によりデータの信頼性がチェックさ
れる。
【０００３】以下、従来のパリティ検査回路は、書き込
みデータを記憶する第１のランダムアクセスメモリ回路
１と、書き込みデータが入力され、書き込みデータの誤
り検出用のパリティビットデータを発生するパリティビ
ット発生回路３と、そのパリティビットデータを記憶す
る第２のランダムアクセスメモリ回路２と、前記第１の
ランダムアクセスメモリ回路１からメモリ読み出し時に
出力される読み出しデータと第２のランダムアクセスメ
モリ回路２から読み出し時に出力されるパリティビット
データと入力され、読み出しデータおよびパリティビッ
トデータとにもとづいてパリティエラーの有無を検出す
るパリティエラー検出回路４により構成される。
みデータを記憶する第１のランダムアクセスメモリ回路
１と、書き込みデータが入力され、書き込みデータの誤
り検出用のパリティビットデータを発生するパリティビ
ット発生回路３と、そのパリティビットデータを記憶す
る第２のランダムアクセスメモリ回路２と、前記第１の
ランダムアクセスメモリ回路１からメモリ読み出し時に
出力される読み出しデータと第２のランダムアクセスメ
モリ回路２から読み出し時に出力されるパリティビット
データと入力され、読み出しデータおよびパリティビッ
トデータとにもとづいてパリティエラーの有無を検出す
るパリティエラー検出回路４により構成される。
【０００４】上記構成においてその動作を説明する。第
１のランダムアクセスメモリ回路１にデータを書き込む
と、データはパリティビット発生回路３にも入力され、
パリティデータが生成されて第２のランダムアクセスメ
モリ回路２に書き込まれる。
１のランダムアクセスメモリ回路１にデータを書き込む
と、データはパリティビット発生回路３にも入力され、
パリティデータが生成されて第２のランダムアクセスメ
モリ回路２に書き込まれる。
【０００５】次に、第１のランダムアクセスメモリ回路
１からデータを読み出す場合、第１のランダムアクセス
メモリ回路回路１から出力された読み出しデータと、第
２のランダムアクセスメモリ回路２から出力されたパリ
ティビットデータがパリティエラー検出回路４に入力さ
れ、パリティエラーの有無が検出される。
１からデータを読み出す場合、第１のランダムアクセス
メモリ回路回路１から出力された読み出しデータと、第
２のランダムアクセスメモリ回路２から出力されたパリ
ティビットデータがパリティエラー検出回路４に入力さ
れ、パリティエラーの有無が検出される。
【０００６】
【発明が解決しようとする課題】このような従来のパリ
ティ検査回路では、パリティエラーが検出されてその発
生原因を知りたい場合がある。このとき、第１のランダ
ムアクセスメモリ回路１の動作不良は第１のランダムア
クセスメモリ回路１への書き込みデータと読み出しデー
タの内容を比較することで容易に原因を判断することが
できるが、第２のランダムアクセスメモリ回路２の動作
不良、または、パリティエラー検出回路４の動作不良に
よる場合はどちらの動作不良によりパリティエラーが発
生したのかが判定できないという問題があった。
ティ検査回路では、パリティエラーが検出されてその発
生原因を知りたい場合がある。このとき、第１のランダ
ムアクセスメモリ回路１の動作不良は第１のランダムア
クセスメモリ回路１への書き込みデータと読み出しデー
タの内容を比較することで容易に原因を判断することが
できるが、第２のランダムアクセスメモリ回路２の動作
不良、または、パリティエラー検出回路４の動作不良に
よる場合はどちらの動作不良によりパリティエラーが発
生したのかが判定できないという問題があった。
【０００７】本発明は上記の問題を解決するもので、パ
リティエラーの原因解析が的確にできるパリティ検査回
路を提供することを目的とする。
リティエラーの原因解析が的確にできるパリティ検査回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために、書き込みデータを記憶する第１のランダ
ムアクセスメモリ回路と、前記書き込みデータを入力し
て誤り検出用のパリティビットデータを発生するパリテ
ィビット発生回路と、そのパリティビットデータを入力
して記憶する第２のランダムアクセスメモリ回路と、前
記第１および第２のランダムアクセスメモリ回路からメ
モリ読み出し時に出力される読み出しデータとパリティ
ビットデータとを入力してパリティエラーの有無を検出
するパリティエラー検出回路と、前記第２のランダムア
クセスメモリ回路から読み出し時に出力されるパリティ
ビットデータを保持するラッチ回路と、前記ラッチ回路
に保持されたパリティビットデータを読み出すＩ／Ｏポ
ートを備えたパリティ検査回路とする。
成するために、書き込みデータを記憶する第１のランダ
ムアクセスメモリ回路と、前記書き込みデータを入力し
て誤り検出用のパリティビットデータを発生するパリテ
ィビット発生回路と、そのパリティビットデータを入力
して記憶する第２のランダムアクセスメモリ回路と、前
記第１および第２のランダムアクセスメモリ回路からメ
モリ読み出し時に出力される読み出しデータとパリティ
ビットデータとを入力してパリティエラーの有無を検出
するパリティエラー検出回路と、前記第２のランダムア
クセスメモリ回路から読み出し時に出力されるパリティ
ビットデータを保持するラッチ回路と、前記ラッチ回路
に保持されたパリティビットデータを読み出すＩ／Ｏポ
ートを備えたパリティ検査回路とする。
【０００９】
【作用】本発明は上記の構成において、読み出し時に第
２のランダムアクセスメモリ回路から出力されるパリテ
ィビットデータをラッチ回路に保持し、パリティエラー
が発生したとき、第１のランダムアクセスメモリの書き
込みデータと読み出しデータとを比較し、両者が等しく
て第１のランダムアクセスメモリに動作不良がないとき
は、Ｉ／Ｏポートからパリティビットデータをソフトウ
エアで読み出し、第１のランダムアクセスメモリの読み
出しデータと組み合わせることで、エラー発生の原因を
ランダムアクセスメモリ回路の動作不良によるものか、
または、パリティエラー検出回路の動作不良によるもの
か判定する。
２のランダムアクセスメモリ回路から出力されるパリテ
ィビットデータをラッチ回路に保持し、パリティエラー
が発生したとき、第１のランダムアクセスメモリの書き
込みデータと読み出しデータとを比較し、両者が等しく
て第１のランダムアクセスメモリに動作不良がないとき
は、Ｉ／Ｏポートからパリティビットデータをソフトウ
エアで読み出し、第１のランダムアクセスメモリの読み
出しデータと組み合わせることで、エラー発生の原因を
ランダムアクセスメモリ回路の動作不良によるものか、
または、パリティエラー検出回路の動作不良によるもの
か判定する。
【００１０】
【実施例】以下、本発明の一実施例のパリティ検査回路
について図面を参照しながら説明する。図１に本発明の
一実施例のパリティ検査回路の構成をブロック図で示す
。図において、本発明の実施例のパリティ検査回路は、
書き込みデータを入力して記憶する第１のランダムアク
セスメモリ回路１と、その書き込みデータを入力して、
そのデータから誤り検出用のパリティビットデータを発
生するパリティビット発生回路３と、発生したパリティ
ビットデータを入力して記憶する第２のランダムアクセ
スメモリ回路２と、第１のランダムアクセスメモリ回路
１からメモリ読み出し時に出力される読み出しデータと
第２のランダムアクセスメモリ回路２からメモリ読み出
し時に出力されるパリティビットデータにもとづいてパ
リティエラーの有無を検出するパリティエラー検出回路
４と、第２のランダムアクセスメモリ回路２から読み出
し時に出力されるパリティビットデータを保持するラッ
チ回路５と、ラッチ回路５に保持されたパリティビット
データを読み出すＩ／Ｏポート６とで構成される。
について図面を参照しながら説明する。図１に本発明の
一実施例のパリティ検査回路の構成をブロック図で示す
。図において、本発明の実施例のパリティ検査回路は、
書き込みデータを入力して記憶する第１のランダムアク
セスメモリ回路１と、その書き込みデータを入力して、
そのデータから誤り検出用のパリティビットデータを発
生するパリティビット発生回路３と、発生したパリティ
ビットデータを入力して記憶する第２のランダムアクセ
スメモリ回路２と、第１のランダムアクセスメモリ回路
１からメモリ読み出し時に出力される読み出しデータと
第２のランダムアクセスメモリ回路２からメモリ読み出
し時に出力されるパリティビットデータにもとづいてパ
リティエラーの有無を検出するパリティエラー検出回路
４と、第２のランダムアクセスメモリ回路２から読み出
し時に出力されるパリティビットデータを保持するラッ
チ回路５と、ラッチ回路５に保持されたパリティビット
データを読み出すＩ／Ｏポート６とで構成される。
【００１１】上記構成においてその動作を説明する。デ
ータの書き込み時において、書き込みデータは第１のラ
ンダムアクセスメモリ回路１に入力されて記憶されると
ともに、パリティビット発生回路３にも入力され、その
データに対応するパリティビットデータが発生されて第
２のランダムアクセスメモリ回路２に記憶される。
ータの書き込み時において、書き込みデータは第１のラ
ンダムアクセスメモリ回路１に入力されて記憶されると
ともに、パリティビット発生回路３にも入力され、その
データに対応するパリティビットデータが発生されて第
２のランダムアクセスメモリ回路２に記憶される。
【００１２】次に、データ読み出し動作時において、前
記書き込み動作で第１のランダムアクセスメモリ回路１
に記憶されたデータが読み出されるとともに、第２のラ
ンダムアクセスメモリ回路に記憶されたパリティビット
データが読み出される。読み出されたデータとパリティ
ビットデータとがパリティエラー検出回路４に入力され
てパリティエラーの有無が検出される。また、第２のラ
ンダムアクセスメモリ回路２から読み出されたパリティ
ビットデータはラッチ回路５に保持される。保持された
パリティビットデータはＩ／Ｏポート６からソフトウエ
アにより読み出すことができる。
記書き込み動作で第１のランダムアクセスメモリ回路１
に記憶されたデータが読み出されるとともに、第２のラ
ンダムアクセスメモリ回路に記憶されたパリティビット
データが読み出される。読み出されたデータとパリティ
ビットデータとがパリティエラー検出回路４に入力され
てパリティエラーの有無が検出される。また、第２のラ
ンダムアクセスメモリ回路２から読み出されたパリティ
ビットデータはラッチ回路５に保持される。保持された
パリティビットデータはＩ／Ｏポート６からソフトウエ
アにより読み出すことができる。
【００１３】パリティ検出回路４からパリティエラーが
検出されたとき、以下の動作により原因が判定される。 最初に、第１のランダムアクセスメモリ回路１への書き
込みデータと読み出しデータとを比較する。両者が等し
い場合は第１のランダムアクセスメモリ回路に動作不良
がなく、したがって、パリティエラーの原因は第２のラ
ンダムアクセスメモリ回路２の動作不良か、または、パ
リティエラー検出回路４の動作不良によるものと想定さ
れる。このとき、Ｉ／Ｏポート６からソフトウエアによ
りラッチ回路５に保持されたパリティビットデータを読
み出し、第１のランダムアクセスメモリ回路１の読み出
しデータとラッチ回路５に保持されたパリティビットデ
ータとを比較することにより、パリティエラーの原因が
ランダムアクセスメモリ回路２の動作不良によるものか
、または、パリティーエラー検出回路４の動作不良によ
るものかを判定する。
検出されたとき、以下の動作により原因が判定される。 最初に、第１のランダムアクセスメモリ回路１への書き
込みデータと読み出しデータとを比較する。両者が等し
い場合は第１のランダムアクセスメモリ回路に動作不良
がなく、したがって、パリティエラーの原因は第２のラ
ンダムアクセスメモリ回路２の動作不良か、または、パ
リティエラー検出回路４の動作不良によるものと想定さ
れる。このとき、Ｉ／Ｏポート６からソフトウエアによ
りラッチ回路５に保持されたパリティビットデータを読
み出し、第１のランダムアクセスメモリ回路１の読み出
しデータとラッチ回路５に保持されたパリティビットデ
ータとを比較することにより、パリティエラーの原因が
ランダムアクセスメモリ回路２の動作不良によるものか
、または、パリティーエラー検出回路４の動作不良によ
るものかを判定する。
【００１４】このように本発明の実施例のパリティ検査
回路によれば、読み出し動作時に出力されるパリティデ
ータを保持するラッチ回路と、その保持データをソフト
ウエアで読み出す手段のＩ／Ｏポートを備えたパリティ
検査回路とすることにより、パリティエラー発生の原因
をパリティデータを記憶する回路を含めて的確に解析す
ることができる。
回路によれば、読み出し動作時に出力されるパリティデ
ータを保持するラッチ回路と、その保持データをソフト
ウエアで読み出す手段のＩ／Ｏポートを備えたパリティ
検査回路とすることにより、パリティエラー発生の原因
をパリティデータを記憶する回路を含めて的確に解析す
ることができる。
【００１５】
【発明の効果】以上の実施例から明らかなように、本発
明は書き込みデータを記憶する第１のランダムアクセス
メモリ回路と、前記書き込みデータを入力して誤り検出
用のパリティビットデータを発生するパリティビット発
生回路と、前記パリティビット発生回路から出力される
パリティビットデータを記憶する第２のランダムアクセ
スメモリ回路と、前記第１および第２のランダムアクセ
スメモリ回路からメモリ読み出し時に出力される読み出
しデータとパリティビットデータとを入力してパリティ
エラーの有無を検出するパリティエラー検出回路と、前
記第２のランダムアクセスメモリ回路から読み出し時に
出力されるパリティビットデータを保持するラッチ回路
と、前記ラッチ回路に保持されたパリティビットデータ
を読み出すＩ／Ｏポートを備えたパリティ検査回路とす
ることによりパリティエラー発生の原因を的確に解析す
ることができる。
明は書き込みデータを記憶する第１のランダムアクセス
メモリ回路と、前記書き込みデータを入力して誤り検出
用のパリティビットデータを発生するパリティビット発
生回路と、前記パリティビット発生回路から出力される
パリティビットデータを記憶する第２のランダムアクセ
スメモリ回路と、前記第１および第２のランダムアクセ
スメモリ回路からメモリ読み出し時に出力される読み出
しデータとパリティビットデータとを入力してパリティ
エラーの有無を検出するパリティエラー検出回路と、前
記第２のランダムアクセスメモリ回路から読み出し時に
出力されるパリティビットデータを保持するラッチ回路
と、前記ラッチ回路に保持されたパリティビットデータ
を読み出すＩ／Ｏポートを備えたパリティ検査回路とす
ることによりパリティエラー発生の原因を的確に解析す
ることができる。
【図１】本発明の一実施例のパリティ検査回路の構成を
示すブロック図
示すブロック図
【図２】従来のパリティ検査回路の構成を示すブロック
図。
図。
１ 第１のランダムアクセスメモリ回路２ 第２の
ランダムアクセスメモリ回路３ パリティビット検出
回路 ４ パリティエラー検出回路 ５ ラッチ回路 ６ Ｉ／Ｏポート
ランダムアクセスメモリ回路３ パリティビット検出
回路 ４ パリティエラー検出回路 ５ ラッチ回路 ６ Ｉ／Ｏポート
Claims (1)
- 【請求項１】 書き込みデータを記憶する第１のラン
ダムアクセスメモリ回路と、前記書き込みデータを入力
して誤り検出用のパリティビットデータを発生するパリ
ティビット発生回路と、前記パリティビット発生回路か
ら出力されるパリティビットデータを記憶する第２のラ
ンダムアクセスメモリ回路と、前記第１および第２のラ
ンダムアクセスメモリ回路からメモリ読み出し時に出力
される読み出しデータとパリティビットデータとを入力
してパリティエラーの有無を検出するパリティエラー検
出回路と、前記第２のランダムアクセスメモリ回路から
読み出し時に出力されるパリティビットデータを保持す
るラッチ回路と、前記ラッチ回路に保持されたパリティ
ビットデータを読み出すＩ／Ｏポートを備えたパリティ
検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052232A JPH04287253A (ja) | 1991-03-18 | 1991-03-18 | パリティ検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052232A JPH04287253A (ja) | 1991-03-18 | 1991-03-18 | パリティ検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287253A true JPH04287253A (ja) | 1992-10-12 |
Family
ID=12908986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052232A Pending JPH04287253A (ja) | 1991-03-18 | 1991-03-18 | パリティ検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287253A (ja) |
-
1991
- 1991-03-18 JP JP3052232A patent/JPH04287253A/ja active Pending
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