JPH04290140A - メモリカード - Google Patents
メモリカードInfo
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- JPH04290140A JPH04290140A JP3055191A JP5519191A JPH04290140A JP H04290140 A JPH04290140 A JP H04290140A JP 3055191 A JP3055191 A JP 3055191A JP 5519191 A JP5519191 A JP 5519191A JP H04290140 A JPH04290140 A JP H04290140A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般にＩＣカード等
と称されるメモリカードに係り、特に、５１２ＫＢマス
クＲＯＭ、３２ＫＢスタティックＲＡＭ等のように記憶
容量の異なる半導体メモリチップが複数混在して搭載さ
れるようなメモリカードに関する。メモリカードに複数
の半導体メモリチップを搭載する場合、各メモリチップ
の記憶容量が同一であれば、１個のアドレスデコ−ダを
用いることにより、各メモリチップを連続した物理アド
レス空間に均等に割り付けることができ、これにより外
部から見たアドレス空間についてもその連続性を担保す
ることができる。
と称されるメモリカードに係り、特に、５１２ＫＢマス
クＲＯＭ、３２ＫＢスタティックＲＡＭ等のように記憶
容量の異なる半導体メモリチップが複数混在して搭載さ
れるようなメモリカードに関する。メモリカードに複数
の半導体メモリチップを搭載する場合、各メモリチップ
の記憶容量が同一であれば、１個のアドレスデコ−ダを
用いることにより、各メモリチップを連続した物理アド
レス空間に均等に割り付けることができ、これにより外
部から見たアドレス空間についてもその連続性を担保す
ることができる。
【０００２】しかしながら、例えばマスクＲＯＭチップ
とスタティックＲＡＭチップとを混在させて搭載するよ
うな場合には、コスト低減との兼ね合いから、必ずしも
全てのメモリチップを同一の記憶容量とすることができ
ない。その結果、全てのメモリチップに対するチップイ
ネーブル信号を１個のアドレスデコ−ダで生成しようと
すると、物理アドレス空間に空白が生じて物理アドレス
空間が不連続となり、外部から見たアドレス空間も不連
続となって使い勝手が著しく低下する。
とスタティックＲＡＭチップとを混在させて搭載するよ
うな場合には、コスト低減との兼ね合いから、必ずしも
全てのメモリチップを同一の記憶容量とすることができ
ない。その結果、全てのメモリチップに対するチップイ
ネーブル信号を１個のアドレスデコ−ダで生成しようと
すると、物理アドレス空間に空白が生じて物理アドレス
空間が不連続となり、外部から見たアドレス空間も不連
続となって使い勝手が著しく低下する。
【０００３】このため、このように記憶容量の異なるメ
モリチップが混在して配置される場合にも、外部から見
たアドレス空間が不連続とならないようにしたメモリカ
ードが要望されている。
モリチップが混在して配置される場合にも、外部から見
たアドレス空間が不連続とならないようにしたメモリカ
ードが要望されている。
【０００４】
【従来の技術】記憶容量が同一な２種類のメモリチップ
を混在して搭載したメモリカードの構成図を図１に示す
。同図に示されるように、このメモリカードには、それ
ぞれ１２８ＫＢの記憶容量を有する２個のスタティック
ＲＡＭチップ（ＳＲＡＭ）Ｍ０、Ｍ１と、それぞれ１２
８ＫＢの記憶容量を有する５個のマスクＲＯＭチップ（
Ｍａｓｋ）Ｍ２〜Ｍ７とが搭載されている。
を混在して搭載したメモリカードの構成図を図１に示す
。同図に示されるように、このメモリカードには、それ
ぞれ１２８ＫＢの記憶容量を有する２個のスタティック
ＲＡＭチップ（ＳＲＡＭ）Ｍ０、Ｍ１と、それぞれ１２
８ＫＢの記憶容量を有する５個のマスクＲＯＭチップ（
Ｍａｓｋ）Ｍ２〜Ｍ７とが搭載されている。
【０００５】そして、各メモリチップＭ０〜Ｍ７のアド
レス端子には、所定の外部端子から入力される外部アド
レス信号の下位１７ビットＡ０〜Ａ１６が供給され、ま
たチップイネーブル端子には、外部アドレス信号の上位
３ビットＡ１７〜Ａ１９をデコードするアドレスデコ−
ダ１からのチップイネーブル信号ＣＥ０〜ＣＥ７がそれ
ぞれ供給されている。
レス端子には、所定の外部端子から入力される外部アド
レス信号の下位１７ビットＡ０〜Ａ１６が供給され、ま
たチップイネーブル端子には、外部アドレス信号の上位
３ビットＡ１７〜Ａ１９をデコードするアドレスデコ−
ダ１からのチップイネーブル信号ＣＥ０〜ＣＥ７がそれ
ぞれ供給されている。
【０００６】図８に示されるメモリカードのメモリマッ
プを図９に示す。同図に示されるように、記憶容量が同
一な２種類のメモリチップを混在して搭載したメモリカ
ードの場合、各メモリチップＭ０〜Ｍ７は（０００００
ｈ）〜（ＦＦＦＦＦｈ）からなる物理アドレス空間に隙
間無く割り付けられており、その結果、外部から見たア
ドレス空間についてもその連続性が担保されている。
プを図９に示す。同図に示されるように、記憶容量が同
一な２種類のメモリチップを混在して搭載したメモリカ
ードの場合、各メモリチップＭ０〜Ｍ７は（０００００
ｈ）〜（ＦＦＦＦＦｈ）からなる物理アドレス空間に隙
間無く割り付けられており、その結果、外部から見たア
ドレス空間についてもその連続性が担保されている。
【０００７】記憶容量が異なる２種類のメモリチップを
混在して搭載したメモリカードの構成図を図１０に示す
。同図に示されるように、このメモリカードには、それ
ぞれ５１２ＫＢの記憶容量を有する２個のマスクＲＯＭ
チップＭ０〜Ｍ１と、それぞれ３２ＫＢの記憶容量を有
する６個のスタティックＲＡＭチップＭ２〜Ｍ７が搭載
されている。
混在して搭載したメモリカードの構成図を図１０に示す
。同図に示されるように、このメモリカードには、それ
ぞれ５１２ＫＢの記憶容量を有する２個のマスクＲＯＭ
チップＭ０〜Ｍ１と、それぞれ３２ＫＢの記憶容量を有
する６個のスタティックＲＡＭチップＭ２〜Ｍ７が搭載
されている。
【０００８】そして、各メモリチップＭ０〜Ｍ７のアド
レス端子には、所定の外部端子から入力される外部アド
レス信号の下位１９ビットＡ０〜Ａ１８が供給され、ま
たチップイネーブル端子には、外部アドレス信号の上位
３ビットＡ１９〜Ａ２１をデコードするアドレスデコ−
ダ２からのチップイネーブル信号ＣＥ０〜ＣＥ７がそれ
ぞれ供給されている。
レス端子には、所定の外部端子から入力される外部アド
レス信号の下位１９ビットＡ０〜Ａ１８が供給され、ま
たチップイネーブル端子には、外部アドレス信号の上位
３ビットＡ１９〜Ａ２１をデコードするアドレスデコ−
ダ２からのチップイネーブル信号ＣＥ０〜ＣＥ７がそれ
ぞれ供給されている。
【０００９】図１０に示されるメモリカードのメモリマ
ップを図１１に示す。同図に示されるように、記憶容量
が異なる２種類のメモリチップを混在して搭載したメモ
リカードの場合、メモリチップＭ０、Ｍ１については物
理アドレス空間（００００００ｈ）〜（０ＦＦＦＦＦｈ
）に隙間無く割り付けられるものの、メモリチップＭ２
〜Ｍ７についてはそれぞれ物理アドレス空間（１０００
００ｈ）〜（１０７ＦＦＦｈ）、（１８００００ｈ）〜
（１８７ＦＦＦｈ）、…（２８００００ｈ）〜（２８８
ＦＦ１ｈ）の如くに、不連続に割り付けられており、そ
の結果、外部から見たアドレス空間についても不連続な
ものとなり、使用上において使い勝手が悪い。
ップを図１１に示す。同図に示されるように、記憶容量
が異なる２種類のメモリチップを混在して搭載したメモ
リカードの場合、メモリチップＭ０、Ｍ１については物
理アドレス空間（００００００ｈ）〜（０ＦＦＦＦＦｈ
）に隙間無く割り付けられるものの、メモリチップＭ２
〜Ｍ７についてはそれぞれ物理アドレス空間（１０００
００ｈ）〜（１０７ＦＦＦｈ）、（１８００００ｈ）〜
（１８７ＦＦＦｈ）、…（２８００００ｈ）〜（２８８
ＦＦ１ｈ）の如くに、不連続に割り付けられており、そ
の結果、外部から見たアドレス空間についても不連続な
ものとなり、使用上において使い勝手が悪い。
【００１０】このように、メモリカードに複数の半導体
メモリチップを搭載する場合、各メモリチップの記憶容
量が同一であれば、１個のアドレスデコ−ダを用いるこ
とにより、各メモリチップを連続した物理アドレス空間
に均等に割り付けることができ、これにより外部から見
たアドレス空間についてもその連続性を担保することが
できるが、例えばマスクＲＯＭチップとスタティックＲ
ＡＭチップとを混在させて搭載するような場合には、コ
スト低減との兼ね合いから、必ずしも全てのメモリチッ
プを同一の記憶容量とすることができない。
メモリチップを搭載する場合、各メモリチップの記憶容
量が同一であれば、１個のアドレスデコ−ダを用いるこ
とにより、各メモリチップを連続した物理アドレス空間
に均等に割り付けることができ、これにより外部から見
たアドレス空間についてもその連続性を担保することが
できるが、例えばマスクＲＯＭチップとスタティックＲ
ＡＭチップとを混在させて搭載するような場合には、コ
スト低減との兼ね合いから、必ずしも全てのメモリチッ
プを同一の記憶容量とすることができない。
【００１１】その結果、全てのメモリチップに対するチ
ップイネーブル信号を１個のアドレスデコ−ダで生成し
ようとすると、物理アドレス空間に空白が生じて物理ア
ドレス空間が不連続となり、外部から見たアドレス空間
も不連続となって使い勝手が著しく低下する。
ップイネーブル信号を１個のアドレスデコ−ダで生成し
ようとすると、物理アドレス空間に空白が生じて物理ア
ドレス空間が不連続となり、外部から見たアドレス空間
も不連続となって使い勝手が著しく低下する。
【００１２】
【発明が解決しようとする課題】上述のように、メモリ
カードに複数の半導体メモリチップを搭載する場合、各
メモリチップの記憶容量が同一であれば、１個のアドレ
スデコ−ダを用いることにより、各メモリチップを連続
した物理アドレス空間に均等に割り付けることができ、
これにより外部から見たアドレス空間についてもその連
続性を担保することができるが、例えばマスクＲＯＭチ
ップとスタティックＲＡＭチップとを混在させて搭載す
るような場合には、コスト低減との兼ね合いから、必ず
しも全てのメモリチップを同一の記憶容量とすることが
できず、その結果、全てのメモリチップに対するチップ
イネーブル信号を１個のアドレスデコ−ダで生成しよう
とすると、物理アドレス空間に空白が生じて物理アドレ
ス空間が不連続となり、外部から見たアドレス空間も不
連続となって使い勝手が著しく低下すると言う問題点が
あった。
カードに複数の半導体メモリチップを搭載する場合、各
メモリチップの記憶容量が同一であれば、１個のアドレ
スデコ−ダを用いることにより、各メモリチップを連続
した物理アドレス空間に均等に割り付けることができ、
これにより外部から見たアドレス空間についてもその連
続性を担保することができるが、例えばマスクＲＯＭチ
ップとスタティックＲＡＭチップとを混在させて搭載す
るような場合には、コスト低減との兼ね合いから、必ず
しも全てのメモリチップを同一の記憶容量とすることが
できず、その結果、全てのメモリチップに対するチップ
イネーブル信号を１個のアドレスデコ−ダで生成しよう
とすると、物理アドレス空間に空白が生じて物理アドレ
ス空間が不連続となり、外部から見たアドレス空間も不
連続となって使い勝手が著しく低下すると言う問題点が
あった。
【００１３】この発明は、上述の問題点を解決するため
になされたものであり、その目的とするところは、記憶
容量の異なるメモリチップが混在して配置される場合に
も、外部から見たアドレス空間が不連続とならないよう
にしたメモリカードを提供することにある。
になされたものであり、その目的とするところは、記憶
容量の異なるメモリチップが混在して配置される場合に
も、外部から見たアドレス空間が不連続とならないよう
にしたメモリカードを提供することにある。
【００１４】
【課題を解決するための手段】この発明は上記の目的を
達成するために、それぞれ任意の記憶容量を有する複数
の半導体メモリチップをカード状担体に保持させ、所定
の外部端子から与えられる外部アドレス信号により該当
するメモリチップへのアクセスを行うメモリカードにお
いて、前記外部端子と各メモリチップのアドレス端子と
の間に、外部アドレス信号により形成される連続した外
部アドレス空間を各メモリチップがそれぞれ配置された
不連続な物理アドレス空間に割り当てるアドレス空間整
合手段を設けたことを特徴とする。
達成するために、それぞれ任意の記憶容量を有する複数
の半導体メモリチップをカード状担体に保持させ、所定
の外部端子から与えられる外部アドレス信号により該当
するメモリチップへのアクセスを行うメモリカードにお
いて、前記外部端子と各メモリチップのアドレス端子と
の間に、外部アドレス信号により形成される連続した外
部アドレス空間を各メモリチップがそれぞれ配置された
不連続な物理アドレス空間に割り当てるアドレス空間整
合手段を設けたことを特徴とする。
【００１５】ここで、前記アドレス空間整合手段として
は、記憶容量を同一とするメモリチップグル−プ別に設
けられ、前記外部アドレス信号の該当上位ビットをデコ
ードして該グル−プ内の各メモリチップに対するチップ
イネーブル信号を生成するアドレスデコ−ダとすること
ができる。更に、前記アドレス空間整合手段としては、
前記外部アドレス信号と１対１に対応する記憶領域を有
し、かつ各記憶領域には該当するメモリチップに対する
物理アドレス信号が記憶されたアドレス変換メモリとす
ることができる。
は、記憶容量を同一とするメモリチップグル−プ別に設
けられ、前記外部アドレス信号の該当上位ビットをデコ
ードして該グル−プ内の各メモリチップに対するチップ
イネーブル信号を生成するアドレスデコ−ダとすること
ができる。更に、前記アドレス空間整合手段としては、
前記外部アドレス信号と１対１に対応する記憶領域を有
し、かつ各記憶領域には該当するメモリチップに対する
物理アドレス信号が記憶されたアドレス変換メモリとす
ることができる。
【００１６】
【作用】このような構成によれば、アドレス空間整合手
段を設けたことにより、記憶容量の異なるメモリチップ
が混在して配置される場合にも、外部から見たアドレス
空間が不連続とならない。
段を設けたことにより、記憶容量の異なるメモリチップ
が混在して配置される場合にも、外部から見たアドレス
空間が不連続とならない。
【００１７】
【実施例】本発明の第１実施例に係るメモリカードの構
成図を図１に示す。同図に示されるように、このメモリ
カードには、それぞれ５１２ＫＢの記憶容量を有する２
個のマスクＲＯＭチップＭ０〜Ｍ１と、それぞれ３２Ｋ
Ｂの記憶容量を有する６個のスタティックＲＡＭチップ
Ｍ２〜Ｍ７とが搭載されている。
成図を図１に示す。同図に示されるように、このメモリ
カードには、それぞれ５１２ＫＢの記憶容量を有する２
個のマスクＲＯＭチップＭ０〜Ｍ１と、それぞれ３２Ｋ
Ｂの記憶容量を有する６個のスタティックＲＡＭチップ
Ｍ２〜Ｍ７とが搭載されている。
【００１８】そして、各メモリチップＭ０〜Ｍ７のアド
レス端子には、所定の外部端子から入力される外部アド
レス信号の下位１５ビットＡ０〜Ａ１４が供給されてい
る。また、メモリチップＭ０〜Ｍ１のチップイネーブル
端子には、外部アドレス信号の上位３ビットＡ１９〜Ａ
２１をデコードするデコ−ダ３からのチップイネーブル
信号ＣＥ０〜ＣＥ１がそれぞれ供給されている。更に、
メモリチップＭ２〜Ｍ７のチップイネーブル端子には、
外部アドレス信号の上位７ビットＡ１５〜Ａ２１をデコ
ードするデコ−ダ４からのチップイネーブル信号ＣＥ２
０〜ＣＥ２５がそれぞれ供給されている。
レス端子には、所定の外部端子から入力される外部アド
レス信号の下位１５ビットＡ０〜Ａ１４が供給されてい
る。また、メモリチップＭ０〜Ｍ１のチップイネーブル
端子には、外部アドレス信号の上位３ビットＡ１９〜Ａ
２１をデコードするデコ−ダ３からのチップイネーブル
信号ＣＥ０〜ＣＥ１がそれぞれ供給されている。更に、
メモリチップＭ２〜Ｍ７のチップイネーブル端子には、
外部アドレス信号の上位７ビットＡ１５〜Ａ２１をデコ
ードするデコ−ダ４からのチップイネーブル信号ＣＥ２
０〜ＣＥ２５がそれぞれ供給されている。
【００１９】このように、この実施例では、記憶容量を
同一とするメモリチップグル−プ（Ｍ０〜Ｍ１とＭ２〜
Ｍ７）別に２個のアドレスデコ−ダ３、４を設け、外部
アドレス信号の該当上位ビット（Ａ１９〜Ａ２１、Ａ１
５〜Ａ２１）をデコードして該グル−プ内の各メモリチ
ップに対するチップイネーブル信号（ＣＥ０〜ＣＥ１、
ＣＥ２０〜ＣＥ２５）を生成するようにしている。
同一とするメモリチップグル−プ（Ｍ０〜Ｍ１とＭ２〜
Ｍ７）別に２個のアドレスデコ−ダ３、４を設け、外部
アドレス信号の該当上位ビット（Ａ１９〜Ａ２１、Ａ１
５〜Ａ２１）をデコードして該グル−プ内の各メモリチ
ップに対するチップイネーブル信号（ＣＥ０〜ＣＥ１、
ＣＥ２０〜ＣＥ２５）を生成するようにしている。
【００２０】図１に示されるメモリカードのメモリマッ
プを図３に示す。同図に示されるように、以上構成によ
れば、各メモリチップＭ０〜Ｍ７は（０００００ｈ）〜
（１２ＦＦＦＦｈ）からなる物理アドレス空間に隙間無
く割り付けられており、その結果、外部から見たアドレ
ス空間についてもその連続性が担保されている。次に、
本発明の第２実施例に係るメモリカードの構成図を図２
に示す。同図に示されるように、このメモリカードにも
、それぞれ５１２ＫＢの記憶容量を有する２個のマスク
ＲＯＭチップＭ０〜Ｍ１と、それぞれ３２ＫＢの記憶容
量を有する６個のスタティックＲＡＭチップＭ２〜Ｍ７
とが搭載されている。
プを図３に示す。同図に示されるように、以上構成によ
れば、各メモリチップＭ０〜Ｍ７は（０００００ｈ）〜
（１２ＦＦＦＦｈ）からなる物理アドレス空間に隙間無
く割り付けられており、その結果、外部から見たアドレ
ス空間についてもその連続性が担保されている。次に、
本発明の第２実施例に係るメモリカードの構成図を図２
に示す。同図に示されるように、このメモリカードにも
、それぞれ５１２ＫＢの記憶容量を有する２個のマスク
ＲＯＭチップＭ０〜Ｍ１と、それぞれ３２ＫＢの記憶容
量を有する６個のスタティックＲＡＭチップＭ２〜Ｍ７
とが搭載されている。
【００２１】そして、メモリチップＭ０、Ｍ１のアドレ
ス端子には、所定の外部端子から入力される外部アドレ
ス信号の下位１９ビットＡ０〜Ａ１８が供給されており
、また、メモリチップＭ１〜Ｍ７のアドレス端子には、
外部アドレス信号の下位１５ビットＡ０〜Ａ１４が供給
されている。また、メモリチップＭ０、Ｍ１のチップイ
ネーブル端子には、外部アドレス信号の上位３ビットＡ
１９〜Ａ２１をデコードするデコ−ダ５からのチップイ
ネーブル信号ＣＥ０〜ＣＥ１がそれぞれ供給されており
、メモリチップＭ２〜Ｍ７のチップイネーブル端子には
、外部アドレス信号の所定の４ビットＡ１５〜Ａ１８を
デコードするデコ−ダ６からのチップイネーブル信号Ｃ
Ｅ２０〜ＣＥ２５がそれぞれ供給されている。また、こ
のデコ−ダ６はデコ−ダ５からのチップイネーブル信号
ＣＥ２によりイネーブルされる。
ス端子には、所定の外部端子から入力される外部アドレ
ス信号の下位１９ビットＡ０〜Ａ１８が供給されており
、また、メモリチップＭ１〜Ｍ７のアドレス端子には、
外部アドレス信号の下位１５ビットＡ０〜Ａ１４が供給
されている。また、メモリチップＭ０、Ｍ１のチップイ
ネーブル端子には、外部アドレス信号の上位３ビットＡ
１９〜Ａ２１をデコードするデコ−ダ５からのチップイ
ネーブル信号ＣＥ０〜ＣＥ１がそれぞれ供給されており
、メモリチップＭ２〜Ｍ７のチップイネーブル端子には
、外部アドレス信号の所定の４ビットＡ１５〜Ａ１８を
デコードするデコ−ダ６からのチップイネーブル信号Ｃ
Ｅ２０〜ＣＥ２５がそれぞれ供給されている。また、こ
のデコ−ダ６はデコ−ダ５からのチップイネーブル信号
ＣＥ２によりイネーブルされる。
【００２２】図２に示されるメモリカードのメモリマッ
プを図３に示す。同図に示されるように、以上構成によ
れば、各メモリチップＭ０〜Ｍ７は（０００００ｈ）〜
（１２ＦＦＦＦｈ）からなる物理アドレス空間に隙間無
く割り付けられており、その結果、外部から見たアドレ
ス空間についてもその連続性が担保されている。また、
この第２実施例によれば、デコ−ダ６の入力は６ビット
で済むため、７ビットの入力をデコードするようにした
図１のデコ−ダ４に比べ回路構成が簡単なものとなる。
プを図３に示す。同図に示されるように、以上構成によ
れば、各メモリチップＭ０〜Ｍ７は（０００００ｈ）〜
（１２ＦＦＦＦｈ）からなる物理アドレス空間に隙間無
く割り付けられており、その結果、外部から見たアドレ
ス空間についてもその連続性が担保されている。また、
この第２実施例によれば、デコ−ダ６の入力は６ビット
で済むため、７ビットの入力をデコードするようにした
図１のデコ−ダ４に比べ回路構成が簡単なものとなる。
【００２３】次に、本発明の第３実施例に係るメモリカ
ードの構成図を図４に示す。同図に示されるように、こ
のメモリカードにも、それぞれ５１２ＫＢの記憶容量を
有する２個のマスクＲＯＭチップＭ０〜Ｍ１と、それぞ
れ３２ＫＢの記憶容量を有する６個のスタティックＲＡ
ＭチップＭ２〜Ｍ７とが搭載されている。外部アドレス
信号は上位８ビットＡ１４〜Ａ２１と下位１４ビットＡ
０〜Ａ１３に分割され、その内の下位１４ビットＡ０〜
Ａ１３はそのまま各メモリチップＭ０〜Ｍ７のアドレス
端子の下位１４ビットに供給され、また上位８ビットに
ついてはアドレススクランブラ７に供給されている。
ードの構成図を図４に示す。同図に示されるように、こ
のメモリカードにも、それぞれ５１２ＫＢの記憶容量を
有する２個のマスクＲＯＭチップＭ０〜Ｍ１と、それぞ
れ３２ＫＢの記憶容量を有する６個のスタティックＲＡ
ＭチップＭ２〜Ｍ７とが搭載されている。外部アドレス
信号は上位８ビットＡ１４〜Ａ２１と下位１４ビットＡ
０〜Ａ１３に分割され、その内の下位１４ビットＡ０〜
Ａ１３はそのまま各メモリチップＭ０〜Ｍ７のアドレス
端子の下位１４ビットに供給され、また上位８ビットに
ついてはアドレススクランブラ７に供給されている。
【００２４】アドレススクランブラ７の構成例を図５に
示す。アドレススクランブラ７は、この例では、３２本
のワ−ド線Ｗ０〜Ｗ３１と６３本のビット線Ｂ０〜Ｂ６
２とを有するメモリセル７ａと、それらワ−ド線の１つ
を選択する行デコ−ダ７ｂと、それらビット線の８つを
選択する列デコ−ダ７ｃと、アドレス信号Ａ１４〜Ａ２
１を取り込んで行デコ−ダ７ｂに供給するための入力バ
ッファ７ｄと、列デコ−ダ７ｃの出力を外部へ送出する
センスバッファおよび出力バッファ７ｅとからなるメモ
リ装置で構成されている。
示す。アドレススクランブラ７は、この例では、３２本
のワ−ド線Ｗ０〜Ｗ３１と６３本のビット線Ｂ０〜Ｂ６
２とを有するメモリセル７ａと、それらワ−ド線の１つ
を選択する行デコ−ダ７ｂと、それらビット線の８つを
選択する列デコ−ダ７ｃと、アドレス信号Ａ１４〜Ａ２
１を取り込んで行デコ−ダ７ｂに供給するための入力バ
ッファ７ｄと、列デコ−ダ７ｃの出力を外部へ送出する
センスバッファおよび出力バッファ７ｅとからなるメモ
リ装置で構成されている。
【００２５】そして、このアドレススクランブラ７から
は、図６に示される変換特性に従って、外部アドレスＡ
１４〜Ａ２１が内部アドレスａ１４〜ａ２１となって変
換出力される。このようにして得られた内部アドレス信
号の下位５ビットａ１４〜ａ１８はそのまま各メモリチ
ップＭ０〜Ｍ７のアドレス端子の上位５ビットへと供給
され、また上位３ビットａ１９〜ａ２１はデコ−ダ８を
介して８本のチップイネーブル信号ＣＥ０〜ＣＥ７に変
換された後、各メモリチップＭ０〜Ｍ７のチップイネー
ブル端子へと供給される。
は、図６に示される変換特性に従って、外部アドレスＡ
１４〜Ａ２１が内部アドレスａ１４〜ａ２１となって変
換出力される。このようにして得られた内部アドレス信
号の下位５ビットａ１４〜ａ１８はそのまま各メモリチ
ップＭ０〜Ｍ７のアドレス端子の上位５ビットへと供給
され、また上位３ビットａ１９〜ａ２１はデコ−ダ８を
介して８本のチップイネーブル信号ＣＥ０〜ＣＥ７に変
換された後、各メモリチップＭ０〜Ｍ７のチップイネー
ブル端子へと供給される。
【００２６】図４に示されるメモリカードのメモリマッ
プを図７に示す。同図に示されるように、以上構成によ
れば、各メモリチップＭ０〜Ｍ７は（０００００ｈ）〜
（１３ＦＦＦＦｈ）からなる物理アドレス空間に不連続
に割り付けられてはいるものの、アドレススクランブラ
７の作用により、外部から見たアドレス空間については
その連続性が担保されている。
プを図７に示す。同図に示されるように、以上構成によ
れば、各メモリチップＭ０〜Ｍ７は（０００００ｈ）〜
（１３ＦＦＦＦｈ）からなる物理アドレス空間に不連続
に割り付けられてはいるものの、アドレススクランブラ
７の作用により、外部から見たアドレス空間については
その連続性が担保されている。
【００２７】このように、以上の各実施例によれば、ア
ドレス空間整合手段（複数のアドレスデコ−ダ３、４又
は５、６若しくはアドレススクランブラ７）を設けたこ
とにより、記憶容量の異なるメモリチップが混在して配
置される場合にも、外部から見たアドレス空間が不連続
とならない。従って、スタティックＲＡＭとマスクＲＯ
Ｍとを混在させる場合には、コスト低減を考慮して最適
な記憶容量のメモリチップを採用しつつも、外部から見
たアドレス連続性を担保し、使い勝手を損ねることがな
い。
ドレス空間整合手段（複数のアドレスデコ−ダ３、４又
は５、６若しくはアドレススクランブラ７）を設けたこ
とにより、記憶容量の異なるメモリチップが混在して配
置される場合にも、外部から見たアドレス空間が不連続
とならない。従って、スタティックＲＡＭとマスクＲＯ
Ｍとを混在させる場合には、コスト低減を考慮して最適
な記憶容量のメモリチップを採用しつつも、外部から見
たアドレス連続性を担保し、使い勝手を損ねることがな
い。
【００２８】尚、以上実施例では、混在されるべきメモ
リチップの例としてスタティックＲＡＭとマスクＲＯＭ
の場合を挙げたが、その他ダイナミックＲＡＭ、ＥＰＲ
ＯＭ等を混在される場合にも本発明は適用できることは
勿論である。
リチップの例としてスタティックＲＡＭとマスクＲＯＭ
の場合を挙げたが、その他ダイナミックＲＡＭ、ＥＰＲ
ＯＭ等を混在される場合にも本発明は適用できることは
勿論である。
【００２９】
【発明の効果】以上の説明で明らかなように、この発明
によれば、記憶容量の異なるメモリチップが混在して配
置される場合にも、外部から見たアドレス空間が不連続
とならないと言う効果がある。
によれば、記憶容量の異なるメモリチップが混在して配
置される場合にも、外部から見たアドレス空間が不連続
とならないと言う効果がある。
【図１】本発明の第１実施例に係るメモリカードの構成
図である。
図である。
【図２】本発明の第２実施例に係るメモリカードの構成
図である。
図である。
【図３】本発明の第１及び第２実施例に係るメモリカー
ドのメモリマップである。
ドのメモリマップである。
【図４】本発明の第２実施例に係るメモリカードの構成
図である。
図である。
【図５】アドレススクランブラの構成例を示す図である
。
。
【図６】アドレススクランブラの変換特性を示す図であ
る。
る。
【図７】アドレススクランブラの作用を説明するメモリ
マップである。
マップである。
【図８】記憶容量の同一な２種類のメモリマップを混在
して搭載したメモリカードの構成図である。
して搭載したメモリカードの構成図である。
【図９】記憶容量の同一な２種類のメモリマップを混在
して搭載したメモリカードのメモリマップである。
して搭載したメモリカードのメモリマップである。
【図１０】記憶容量が異なる２種類のメモリチップを混
在して搭載したメモリカードの構成図である。
在して搭載したメモリカードの構成図である。
【図１１】記憶容量が異なる２種類のメモリチップを混
在して搭載したメモリカードのメモリマップである。
在して搭載したメモリカードのメモリマップである。
Ｍ０〜Ｍ７…メモリチップ
Ａ０〜Ａ２１…アドレス信号
３、４、５、６…デコーダ
７…アドレススクランブラ
Claims (3)
- 【請求項１】 それぞれ任意の記憶容量を有する複数
の半導体メモリチップ（Ｍ０〜Ｍ７）をカード状担体に
保持させ、所定の外部端子から与えられる外部アドレス
信号（Ａ０〜Ａ２１）により該当するメモリチップへの
アクセスを行うメモリカードにおいて、前記外部端子と
各メモリチップのアドレス端子との間に、外部アドレス
信号により形成される連続した外部アドレス空間を各メ
モリチップがそれぞれ配置された不連続な物理アドレス
空間に割り当てるアドレス空間整合手段を設けたことを
特徴とするメモリカード。 - 【請求項２】 前記アドレス空間整合手段は、記憶容
量を同一とするメモリチップグル−プ別に設けられ、前
記外部アドレス信号の該当上位ビットをデコードして該
グル−プ内の各メモリチップに対するチップイネーブル
信号を生成するアドレスデコ−ダ（３、４）であること
を特徴とする請求項１に記載のメモリカード。 - 【請求項３】 前記アドレス空間整合手段は、前記外
部アドレス信号と１対１に対応する記憶領域を有し、か
つ各記憶領域には該当するメモリチップに対する物理ア
ドレス信号が記憶されたアドレス変換メモリ（７）であ
ることを特徴とする請求項１に記載のメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055191A JPH04290140A (ja) | 1991-03-19 | 1991-03-19 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055191A JPH04290140A (ja) | 1991-03-19 | 1991-03-19 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290140A true JPH04290140A (ja) | 1992-10-14 |
Family
ID=12991805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055191A Pending JPH04290140A (ja) | 1991-03-19 | 1991-03-19 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015195066A (ja) * | 2014-03-31 | 2015-11-05 | 富士通株式会社 | メモリ試験回路およびメモリ試験回路の制御方法 |
-
1991
- 1991-03-19 JP JP3055191A patent/JPH04290140A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015195066A (ja) * | 2014-03-31 | 2015-11-05 | 富士通株式会社 | メモリ試験回路およびメモリ試験回路の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |