JPH0429096B2 - - Google Patents
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- JPH0429096B2 JPH0429096B2 JP14907486A JP14907486A JPH0429096B2 JP H0429096 B2 JPH0429096 B2 JP H0429096B2 JP 14907486 A JP14907486 A JP 14907486A JP 14907486 A JP14907486 A JP 14907486A JP H0429096 B2 JPH0429096 B2 JP H0429096B2
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- Japan
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- interrupt
- signal
- level
- cpu
- cause
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔目次〕
概 要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決すための手段（第１図）
作 用
実施例（第２図）
発明の効果
〔概要〕
本発明は割込み要求信号により割込ベクタをデ
ータバスの下位複数ビツトから読込むプロセツサ
CPUに対し、割込み原因があるとき割込要求部
はデータバスの上位複数ビツトに出力して、これ
をエンコードしてデータバスの下位複数ビツトに
割込ベクタを発生させるようにしたものである。
ータバスの下位複数ビツトから読込むプロセツサ
CPUに対し、割込み原因があるとき割込要求部
はデータバスの上位複数ビツトに出力して、これ
をエンコードしてデータバスの下位複数ビツトに
割込ベクタを発生させるようにしたものである。
本発明は割込ベクタ発生方式に係り、特に割込
み原因発生部が多数存在しても割込ベクタ発生回
路への信号線数を多くする必要がないものに関す
る。
み原因発生部が多数存在しても割込ベクタ発生回
路への信号線数を多くする必要がないものに関す
る。
データ処理装置において割込みが発生したとき
その割込原因が何であるのかをプロセツサCPU
がハード的に検知して別のルーチンにジヤンプ等
の処理を行うため、割込み原因をデータバスより
識別信号により取込むことがある。このため割込
み原因毎にその識別信号を割込みベクタによりデ
ータバス上にのせることが必要である。
その割込原因が何であるのかをプロセツサCPU
がハード的に検知して別のルーチンにジヤンプ等
の処理を行うため、割込み原因をデータバスより
識別信号により取込むことがある。このため割込
み原因毎にその識別信号を割込みベクタによりデ
ータバス上にのせることが必要である。
従来は割込みベクタに対しては割込み原因の発
生元よりローカルモードでこの割込み発生通知を
行つているので、割込みベクタを発生させる回路
すなわち割込ベクタ発生回路と、割込原因発生回
路が別のプリント板に存在した場合、その割込原
因毎の信号をバス上に出力させて割込ベクタ発生
回路に割込原因発生回路から入力していた。
生元よりローカルモードでこの割込み発生通知を
行つているので、割込みベクタを発生させる回路
すなわち割込ベクタ発生回路と、割込原因発生回
路が別のプリント板に存在した場合、その割込原
因毎の信号をバス上に出力させて割込ベクタ発生
回路に割込原因発生回路から入力していた。
このような従来の方式では割込原因毎の信号線
がバス上に必要であり、したがつてプリント板の
コネクタピン数が多くなる等の問題があつた。
がバス上に必要であり、したがつてプリント板の
コネクタピン数が多くなる等の問題があつた。
本発明の目的は、このような問題点を改善した
割込ベクタ発生方式を提供することである。
割込ベクタ発生方式を提供することである。
この目的を達成するために、本発明では、第１
図に示す如く、CPU１に対して割込みを発生す
る複数の割込原因発生回路２…と、複数の割込原
因発生回路２…のいずれが割込発生を行つたかを
CPU１に送出する割込ベクタ発生回路３を具備
するシステムにおいて、CPU１に割込要求信号
線S1と割込ベクタ読込サイクル信号線S2を接続
し、割込原因発生回路２にオープン・コレクタの
如き信号出力部２−１と、トライステート・ゲー
トの如きゲート２−２を設け、また割込ベクタ発
生回路３にエンコーダ３−１とゲート３−２を設
ける。
図に示す如く、CPU１に対して割込みを発生す
る複数の割込原因発生回路２…と、複数の割込原
因発生回路２…のいずれが割込発生を行つたかを
CPU１に送出する割込ベクタ発生回路３を具備
するシステムにおいて、CPU１に割込要求信号
線S1と割込ベクタ読込サイクル信号線S2を接続
し、割込原因発生回路２にオープン・コレクタの
如き信号出力部２−１と、トライステート・ゲー
トの如きゲート２−２を設け、また割込ベクタ発
生回路３にエンコーダ３−１とゲート３−２を設
ける。
いま、複数の割込原因発生回路のうち、割込原
因発生回路２に割込原因が発生すると信号出力部
２−１とゲート２−２に正論理の信号が出力する
ので、信号出力部２−１はローレベルの信号を割
込要求信号線S1に出力する。CPU１は＋5Vにプ
ルアツプされていたS1におけるこのローレベルの
割込要求信号を検出して割込要求の発生したこと
を認識し、割込ベクタ読込サイクル信号線S2にロ
ーレベルの信号を出力する。これによりゲート２
−２がオンとなり割込原因発生回路２がデータバ
スの上位ビツトに信号を出力する。この場合、
CPU１のデータバスが例えば16ビツトであれば
そのデータバスの上位８ビツトを例えば１ビツト
づつ８個の割込原因発生回路２…に割当ててある
ので、エンコーダ３−１がこのデータバスの上位
ビツトの信号位置を解読することにより、割込原
因発生回路２に割込原因が発生したことを判別し
てこれを示す信号を発生する。同時に発生したと
き優先順位が定められているのでこれに応じてエ
ンコーダ３−１は出力する。この判別信号は、
CPU１が割込ベクタ読込要求信号をS1に出力し
たときゲート３−２がオンとなつてデータバス下
位８ビツトの部分に送出されるので、CPU１は
これを解読することによりどこに割込原因が発生
したのか認識できる。
因発生回路２に割込原因が発生すると信号出力部
２−１とゲート２−２に正論理の信号が出力する
ので、信号出力部２−１はローレベルの信号を割
込要求信号線S1に出力する。CPU１は＋5Vにプ
ルアツプされていたS1におけるこのローレベルの
割込要求信号を検出して割込要求の発生したこと
を認識し、割込ベクタ読込サイクル信号線S2にロ
ーレベルの信号を出力する。これによりゲート２
−２がオンとなり割込原因発生回路２がデータバ
スの上位ビツトに信号を出力する。この場合、
CPU１のデータバスが例えば16ビツトであれば
そのデータバスの上位８ビツトを例えば１ビツト
づつ８個の割込原因発生回路２…に割当ててある
ので、エンコーダ３−１がこのデータバスの上位
ビツトの信号位置を解読することにより、割込原
因発生回路２に割込原因が発生したことを判別し
てこれを示す信号を発生する。同時に発生したと
き優先順位が定められているのでこれに応じてエ
ンコーダ３−１は出力する。この判別信号は、
CPU１が割込ベクタ読込要求信号をS1に出力し
たときゲート３−２がオンとなつてデータバス下
位８ビツトの部分に送出されるので、CPU１は
これを解読することによりどこに割込原因が発生
したのか認識できる。
本発明の一実施例を第２図にもとづき説明す
る。
る。
第２図において１０はCPU、１１はエンコー
ダ、１２はデコーダ、１３は割込ベクタ発生回
路、１４はナンド回路、１５はオア回路、２１−
１，２１−２…はインバータの如き信号出力部、
２２−１，２２−２…はトライステート・ゲート
の如きゲートである。
ダ、１２はデコーダ、１３は割込ベクタ発生回
路、１４はナンド回路、１５はオア回路、２１−
１，２１−２…はインバータの如き信号出力部、
２２−１，２２−２…はトライステート・ゲート
の如きゲートである。
CPU１０は、第１図のCPU１に対応するもの
であり割込原因が発生したときそれに対する種々
の処理を行うものであつて、例えば割込みレベル
を検出したり、検出したレベルに対応するアドレ
ス信号を出力したり、データバス下位８ビツトを
解読して割込原因を認識する等の動作を行う。
であり割込原因が発生したときそれに対する種々
の処理を行うものであつて、例えば割込みレベル
を検出したり、検出したレベルに対応するアドレ
ス信号を出力したり、データバス下位８ビツトを
解読して割込原因を認識する等の動作を行う。
エンコーダ１１は１−７レベルの割込みを判別
してそのレベルに応じた出力をCPU１０に送出
するものであつて、割込要求＊iRQ1が入力され
たとき３ビツトの出力信号＊iPL0〜＊iPL2によ
りレベル１の信号（負論理のため001のインバー
ト信号１１０）を出力し、＊iRQ7が入力された
とき同様にレベル７の信号を出力する。
してそのレベルに応じた出力をCPU１０に送出
するものであつて、割込要求＊iRQ1が入力され
たとき３ビツトの出力信号＊iPL0〜＊iPL2によ
りレベル１の信号（負論理のため001のインバー
ト信号１１０）を出力し、＊iRQ7が入力された
とき同様にレベル７の信号を出力する。
デコーダ１２は、CPU１０より出力されたア
ドレスバスAB上の３ビツトのレベル指示信号
A01〜A03を解読して０〜８の端子に信号を選択
出力するものであり、CPU１０がアドレスバス
AB上にレベル１を示すデータを出力したとき、
これを解読して端子１に信号を出力し、ゲート２
２−１，２２−２…をオンにする。
ドレスバスAB上の３ビツトのレベル指示信号
A01〜A03を解読して０〜８の端子に信号を選択
出力するものであり、CPU１０がアドレスバス
AB上にレベル１を示すデータを出力したとき、
これを解読して端子１に信号を出力し、ゲート２
２−１，２２−２…をオンにする。
割込ベクタ発生回路１３は、第１図の割込ベク
タ発生回路３に対応するものであり、CPU１０
から出力されるレベル指示信号A01〜A03と、上
位データバスDB１上に出力される割込原因信号
にもとづき、CPU１０の下位データバスDB２に
割込ベクタを出力するものであり、エンコーダ１
３−１、インバーテイング３ステート・ゲート１
３−２等が備えられている。エンコーダ１３−１
は上位データバスDB１上に送出された割込原因
のビツトが上位データバスの08〜15のいずれに位
置しているものかを判別してそれを指示する３ビ
ツトの出力信号を送出するものであり、インバー
テイング３ステート・ゲート１３−２はエンコー
ダ１３−１から送出されたこの３ビツトの出力信
号と、CPU１０から出力された３ビツトのレベ
ル指示信号A01〜A03と、２ビツトの固定ビツト
により８ビツトの割込ベクタを作成し、CPU１
０に対してこれをその下位データバスDB２に送
出するものである。
タ発生回路３に対応するものであり、CPU１０
から出力されるレベル指示信号A01〜A03と、上
位データバスDB１上に出力される割込原因信号
にもとづき、CPU１０の下位データバスDB２に
割込ベクタを出力するものであり、エンコーダ１
３−１、インバーテイング３ステート・ゲート１
３−２等が備えられている。エンコーダ１３−１
は上位データバスDB１上に送出された割込原因
のビツトが上位データバスの08〜15のいずれに位
置しているものかを判別してそれを指示する３ビ
ツトの出力信号を送出するものであり、インバー
テイング３ステート・ゲート１３−２はエンコー
ダ１３−１から送出されたこの３ビツトの出力信
号と、CPU１０から出力された３ビツトのレベ
ル指示信号A01〜A03と、２ビツトの固定ビツト
により８ビツトの割込ベクタを作成し、CPU１
０に対してこれをその下位データバスDB２に送
出するものである。
ナンド回路１４は入力信号FC0〜FC2がすべて
Ｈレベルのとき割込認識サイクルであることを示
すＬレベルのストローブ信号を出力するものであ
る。
Ｈレベルのとき割込認識サイクルであることを示
すＬレベルのストローブ信号を出力するものであ
る。
次に本発明の動作を説明する。
第２図において、割込原因１の割込が発生し
て信号出力部２１−１とゲート２２−１の接続
部分にＨレベルの信号が印加されると信号出力
部２１−１はローレベルの信号を出力するの
で、これによりエンコーダ１１に−ローレベル
の＊iRQ1が入力し、エンコーダ１１はレベル
１の割込が発生したことを認識し、３ビツトの
出力信号＊iPL0〜＊iPL2によりレベル１を示
す信号を出力する。
て信号出力部２１−１とゲート２２−１の接続
部分にＨレベルの信号が印加されると信号出力
部２１−１はローレベルの信号を出力するの
で、これによりエンコーダ１１に−ローレベル
の＊iRQ1が入力し、エンコーダ１１はレベル
１の割込が発生したことを認識し、３ビツトの
出力信号＊iPL0〜＊iPL2によりレベル１を示
す信号を出力する。
CPU１０はこれによりレベル１の割込要求
が発生したことを知り、レベル１の割込ベクタ
読込サイクルを実行する。
が発生したことを知り、レベル１の割込ベクタ
読込サイクルを実行する。
CPU１０はナンド回路１４に対する出力
FC0〜FC2をオールＨとし、またローレベルの
＊ASを出力し、これによりオア回路１５より
ローレベルの割込ベクタ読込サイクル信号
iACKが出力され、インバーテイング３ステー
ト・ゲート１３−２とデコーダ１２はアクテイ
ブとなる。またCPU１０は前記レベル１の割
込ベクタ読込サイクルの実行により、アドレス
バスABにレベル１を示す３ビツトの信号A01
〜A03を出力する。前記デコーダ１２はこのア
ドレスバス上のレベル１を示す信号を解読し、
端子１にローレベル信号を出力する。
FC0〜FC2をオールＨとし、またローレベルの
＊ASを出力し、これによりオア回路１５より
ローレベルの割込ベクタ読込サイクル信号
iACKが出力され、インバーテイング３ステー
ト・ゲート１３−２とデコーダ１２はアクテイ
ブとなる。またCPU１０は前記レベル１の割
込ベクタ読込サイクルの実行により、アドレス
バスABにレベル１を示す３ビツトの信号A01
〜A03を出力する。前記デコーダ１２はこのア
ドレスバス上のレベル１を示す信号を解読し、
端子１にローレベル信号を出力する。
デコーダ１２の端子１にローレベル信号が出
力されたことによりゲート２２−１がオンとな
り、CPU１０の上位データバスDB１における
ビツトD08をローにドライブする。
力されたことによりゲート２２−１がオンとな
り、CPU１０の上位データバスDB１における
ビツトD08をローにドライブする。
割込ベクタ発生回路１３のエンコーダ１３−
１は、このビツトD08がローレベルにドライブ
されたことを解読し、割込原因１の発生を示す
３ビツト信号をインバーテイング３ステート・
ゲート１３−２に出力し、また別に0Vおよび
5Vの固定信号を出力する。このときインバー
テイング３ステート・ゲート１３−２には
CPU１０から出力されたレベル１を示すA01〜
A03の信号も伝達されているので、これらの各
信号にもとづき、割込原因１が発生したことを
示す８ビツトの割込ベクタを下位データバス
DB２上に出力する。CPU１０はこれを解読し
て割込原因１が発生したことを認識することに
なる。
１は、このビツトD08がローレベルにドライブ
されたことを解読し、割込原因１の発生を示す
３ビツト信号をインバーテイング３ステート・
ゲート１３−２に出力し、また別に0Vおよび
5Vの固定信号を出力する。このときインバー
テイング３ステート・ゲート１３−２には
CPU１０から出力されたレベル１を示すA01〜
A03の信号も伝達されているので、これらの各
信号にもとづき、割込原因１が発生したことを
示す８ビツトの割込ベクタを下位データバス
DB２上に出力する。CPU１０はこれを解読し
て割込原因１が発生したことを認識することに
なる。
ところで割込原因２が発生するときは、前記
の場合と同様にしてデコーダ１２の端子１にロ
ーレベル信号が出力されることにより、今度は
ゲート２２−２がオンとなり、上位データバス
DB１におけるビツトD09をローにドライブす
るので、エンコーダ１３−１はこれを解読して
割込原因２の発生を示す３ビツト信号を出力す
る。インバーテイング３ステート・ゲート１３
−２はこれと前記固定信号及びレベル１を示す
A01〜A03の信号にもとづき、割込原因２の発
生を示す割込ベクタが下位データバスDB２上
に出力されることになり、CPU１０はこれを
解読して割込原因２の発生を認識する。
の場合と同様にしてデコーダ１２の端子１にロ
ーレベル信号が出力されることにより、今度は
ゲート２２−２がオンとなり、上位データバス
DB１におけるビツトD09をローにドライブす
るので、エンコーダ１３−１はこれを解読して
割込原因２の発生を示す３ビツト信号を出力す
る。インバーテイング３ステート・ゲート１３
−２はこれと前記固定信号及びレベル１を示す
A01〜A03の信号にもとづき、割込原因２の発
生を示す割込ベクタが下位データバスDB２上
に出力されることになり、CPU１０はこれを
解読して割込原因２の発生を認識する。
また図示省略したレベル７の割込原因が発生
したとき、前記の場合と同様にして＊iRQ7が
ローレベルになるので、エンコーダ１１はこれ
によりレベル７を示す３ビツトの＊iPL0〜＊
iPL2をCPU１０に出力し、CPU１０はアドレ
スバスにレベル７を示すA01〜A03を出力し、
割込原因に応じてD08〜D15のビツトがローレ
ベルになるので、同様にして割込ベクタが下位
データバスDB２上に送出されるものとなる。
したとき、前記の場合と同様にして＊iRQ7が
ローレベルになるので、エンコーダ１１はこれ
によりレベル７を示す３ビツトの＊iPL0〜＊
iPL2をCPU１０に出力し、CPU１０はアドレ
スバスにレベル７を示すA01〜A03を出力し、
割込原因に応じてD08〜D15のビツトがローレ
ベルになるので、同様にして割込ベクタが下位
データバスDB２上に送出されるものとなる。
なお前記実施例ではCPUとしてデータバスが
16ビツトのものについて説明したが、本発明は勿
論これのみに限定されるものではなく、32ビツト
でも、他のものでも使用することができる。
16ビツトのものについて説明したが、本発明は勿
論これのみに限定されるものではなく、32ビツト
でも、他のものでも使用することができる。
本発明により割込ベクタ読込サイクル時に割込
み種別を示す信号をデータバスの上位に出力でき
るので、従来の如く、割込原因毎の信号をバス上
に出力させて割込ベクタ発生回路に割込原因発生
回路から入力する必要がなくなり、したがつて割
込原因個々に対するバス上の信号線をなくすこと
ができる。
み種別を示す信号をデータバスの上位に出力でき
るので、従来の如く、割込原因毎の信号をバス上
に出力させて割込ベクタ発生回路に割込原因発生
回路から入力する必要がなくなり、したがつて割
込原因個々に対するバス上の信号線をなくすこと
ができる。
第１図は本発明の原理説明図、第２図は本発明
の一実施例構成図である。 １０……CPU、１１……エンコーダ、１２…
…デコーダ、１３……割込ベクタ発生回路。
の一実施例構成図である。 １０……CPU、１１……エンコーダ、１２…
…デコーダ、１３……割込ベクタ発生回路。
Claims (1)
- 【特許請求の範囲】 １ 割込要求信号により割込ベクタをデータバス
の下位ビツトから読込むCPU１と、 複数の割込原因があるとき割込要求信号を出力
し割込ベクタ読込サイクル時に割込種別信号をデ
ータバスの上位ビツトのどれか１つに出力する割
込要求部２と、 割込ベクタ読込サイクル時にデータバスの上位
ビツトをエンコードして割込ベクタを発生させる
割込ベクタ発生回路３を具備したことを特徴とす
る割込ベクタ発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907486A JPS635436A (ja) | 1986-06-25 | 1986-06-25 | 割込ベクタ発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907486A JPS635436A (ja) | 1986-06-25 | 1986-06-25 | 割込ベクタ発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS635436A JPS635436A (ja) | 1988-01-11 |
| JPH0429096B2 true JPH0429096B2 (ja) | 1992-05-18 |
Family
ID=15467120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907486A Granted JPS635436A (ja) | 1986-06-25 | 1986-06-25 | 割込ベクタ発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635436A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874674A (en) * | 1988-08-12 | 1999-02-23 | Murata Manufacturing Co., Ltd. | Vibrator including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction and vibratory gyroscope using the same |
| JPH04275091A (ja) * | 1991-02-28 | 1992-09-30 | Toshiba Corp | 無整流子電動機の駆動制御装置 |
-
1986
- 1986-06-25 JP JP14907486A patent/JPS635436A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635436A (ja) | 1988-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |