JPH04291641A - レジスタ装置 - Google Patents
レジスタ装置Info
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- JPH04291641A JPH04291641A JP3057216A JP5721691A JPH04291641A JP H04291641 A JPH04291641 A JP H04291641A JP 3057216 A JP3057216 A JP 3057216A JP 5721691 A JP5721691 A JP 5721691A JP H04291641 A JPH04291641 A JP H04291641A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタ装置に関する
ものである。レジスタ装置は、書き込みデータをレジス
タ手段に書き込むものである。従来のレジスタ装置では
、書き込みデータの書き込みを１ワード単位で行ってお
り、書き込みデータの１ワード内の特定のビット、例え
ば１ビットのみの書き込みを行おうとすると、繁雑な操
作が必要になる。そこで、このような問題を解決し、部
分書き込みの容易なレジスタ装置が望まれている。
ものである。レジスタ装置は、書き込みデータをレジス
タ手段に書き込むものである。従来のレジスタ装置では
、書き込みデータの書き込みを１ワード単位で行ってお
り、書き込みデータの１ワード内の特定のビット、例え
ば１ビットのみの書き込みを行おうとすると、繁雑な操
作が必要になる。そこで、このような問題を解決し、部
分書き込みの容易なレジスタ装置が望まれている。
【０００２】
【従来の技術】図４には、ＣＰＵ、周辺デバイスを有す
る電気回路が示され、ＣＰＵ１０には、データバス１２
及びアドレスバス１４が接続され、該データバス１２、
アドレスバス１４は、それぞれ、周辺デバイス１６のデ
ータ端子１８、レジスタアドレス端子２０に接続されて
いる。また、アドレスバス１４は、デコーダ２２を介し
て、周辺デバイス１６のＣＳ（チップセレクト）端子２
４に接続されている。前記周辺デバイス１６は、レジス
タＲ１〜Ｒ７から構成されるモードレジスタ２６を含み
、該モードレジスタ２６は、レジスタアドレス端子２０
からのレジスタアドレス指令に従い、データ端子１８か
らのデータの書き込みを行う。
る電気回路が示され、ＣＰＵ１０には、データバス１２
及びアドレスバス１４が接続され、該データバス１２、
アドレスバス１４は、それぞれ、周辺デバイス１６のデ
ータ端子１８、レジスタアドレス端子２０に接続されて
いる。また、アドレスバス１４は、デコーダ２２を介し
て、周辺デバイス１６のＣＳ（チップセレクト）端子２
４に接続されている。前記周辺デバイス１６は、レジス
タＲ１〜Ｒ７から構成されるモードレジスタ２６を含み
、該モードレジスタ２６は、レジスタアドレス端子２０
からのレジスタアドレス指令に従い、データ端子１８か
らのデータの書き込みを行う。
【０００３】次に、図５には、上記図４の周辺デバイス
１６内のモードレジスタ２６の回路が示されている。図
５において、デコーダ２８は、レジスタアドレスＲＡを
受け、書き込み指令ＷＲあるいは読み出し指令ＲＤに従
って、書き込み指令ＷＲ´あるいは読み出し指令ＲＤ´
を出力する。レジスタ３０は、書き込み指令ＷＲ´に従
って、データＤＡＴＡを書き込み、モードＭＯＤＥを出
力する。
１６内のモードレジスタ２６の回路が示されている。図
５において、デコーダ２８は、レジスタアドレスＲＡを
受け、書き込み指令ＷＲあるいは読み出し指令ＲＤに従
って、書き込み指令ＷＲ´あるいは読み出し指令ＲＤ´
を出力する。レジスタ３０は、書き込み指令ＷＲ´に従
って、データＤＡＴＡを書き込み、モードＭＯＤＥを出
力する。
【０００４】
【発明が解決しようとする課題】上記図５のモードレジ
スタ２６において、レジスタ３０は、１ビットごとに意
味のある情報を１ワードの書き込みデータにまとめてア
クセスしている。このため、レジスタ３０が１ワード内
の特定の１ビットのみに書き込みを行おうとすると、次
のような操作が必要になる。
スタ２６において、レジスタ３０は、１ビットごとに意
味のある情報を１ワードの書き込みデータにまとめてア
クセスしている。このため、レジスタ３０が１ワード内
の特定の１ビットのみに書き込みを行おうとすると、次
のような操作が必要になる。
【０００５】■レジスタ３０から所望の値を読み出す。
■読み出した値に論理演算を行い、特定の１ビットのみ
の値を変更する。例えば、読み出した値が８ビットであ
り、６番目のビットを１にセットする場合には、読み出
した８ビットの値と６番目のビットが“１”である８ビ
ットの値（０１００００００）とのオア演算を行う。
の値を変更する。例えば、読み出した値が８ビットであ
り、６番目のビットを１にセットする場合には、読み出
した８ビットの値と６番目のビットが“１”である８ビ
ットの値（０１００００００）とのオア演算を行う。
【０００６】■論理演算の結果をレジスタ３０に書き込
む。以上のように、レジスタ３０の１ワード内の特定の
１ビットのみの書き込みを行う場合には、３ステップの
動作が必要であり、操作が煩雑である。本発明の目的は
、部分的な書き込みを容易に行うことができるレジスタ
装置を提供することにある。
む。以上のように、レジスタ３０の１ワード内の特定の
１ビットのみの書き込みを行う場合には、３ステップの
動作が必要であり、操作が煩雑である。本発明の目的は
、部分的な書き込みを容易に行うことができるレジスタ
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、書き込みデー
タをレジスタ手段に書き込むレジスタ装置において、前
記書き込みデータの１ワードは、複数のパラメータ（Ａ
０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）と、及び、該複数のパ
ラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）のうちい
ずれかを指定するパラメータアドレス（ＳＡ、Ｓ０、Ｓ
１）と、を備え、前記レジスタ手段は、前記書き込むデ
ータの複数のパラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜
Ｄ１）をそれぞれ書き込む複数のレジスタ（５０、５２
、５４、５６）を備えており、前記複数のレジスタ（５
０、５２、５４、５６）の前段には、書き込み時に書き
込みデータ内のパラメータアドレス（ＳＡ、Ｓ０、Ｓ１
）をデコードし、指定されたパラメータ（Ａ０〜Ａ２、
Ｂ、Ｃ、Ｄ０〜Ｄ１）に対応するいずれかのレジスタ（
５０、５２、５４、５６）に書き込みを指示するデコー
ダ手段（５８）が接続されていることを特徴とする。
タをレジスタ手段に書き込むレジスタ装置において、前
記書き込みデータの１ワードは、複数のパラメータ（Ａ
０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）と、及び、該複数のパ
ラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）のうちい
ずれかを指定するパラメータアドレス（ＳＡ、Ｓ０、Ｓ
１）と、を備え、前記レジスタ手段は、前記書き込むデ
ータの複数のパラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜
Ｄ１）をそれぞれ書き込む複数のレジスタ（５０、５２
、５４、５６）を備えており、前記複数のレジスタ（５
０、５２、５４、５６）の前段には、書き込み時に書き
込みデータ内のパラメータアドレス（ＳＡ、Ｓ０、Ｓ１
）をデコードし、指定されたパラメータ（Ａ０〜Ａ２、
Ｂ、Ｃ、Ｄ０〜Ｄ１）に対応するいずれかのレジスタ（
５０、５２、５４、５６）に書き込みを指示するデコー
ダ手段（５８）が接続されていることを特徴とする。
【０００８】
【作用】本発明において、書き込み時に、デコーダ手段
（５８）は、書き込みデータ内のパラメータアドレス（
ＳＡ、Ｓ０、Ｓ１）をデコードし、該パラメータアドレ
ス（ＳＡ、Ｓ０、Ｓ１）で指定されたパラメータ（Ａ０
〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）に対応するいずれかのレ
ジスタ（５０、５２、５４、５６）に書き込みを指示す
る。これにより、指定されたパラメータ（Ａ０〜Ａ２、
Ｂ、Ｃ、Ｄ０〜Ｄ１）は、対応するいずれかのレジスタ
（５０、５２、５４、５６）に書き込まれることとなり
、パラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）の部
分的な書き込みが達成される。
（５８）は、書き込みデータ内のパラメータアドレス（
ＳＡ、Ｓ０、Ｓ１）をデコードし、該パラメータアドレ
ス（ＳＡ、Ｓ０、Ｓ１）で指定されたパラメータ（Ａ０
〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）に対応するいずれかのレ
ジスタ（５０、５２、５４、５６）に書き込みを指示す
る。これにより、指定されたパラメータ（Ａ０〜Ａ２、
Ｂ、Ｃ、Ｄ０〜Ｄ１）は、対応するいずれかのレジスタ
（５０、５２、５４、５６）に書き込まれることとなり
、パラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）の部
分的な書き込みが達成される。
【０００９】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明に実施例によるレジスタ
装置に使用される書き込みデータのビット割り当てが示
されている。書き込みデータＤＡＴＡの１ワードは、ビ
ット０〜ビット１５の１６個のビットから構成されてい
る。ビット０〜ビット６の７個のビットはパラメータＡ
０、Ａ１、Ａ２、Ｂ、Ｃ、Ｄ０、Ｄ１を示し、また、ビ
ット１３及びビット１４の２個のビットは、パラメータ
アドレスＳ０、Ｓ１を示し、該パラメータアドレスＳ０
、Ｓ１は、前記パラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜
Ｄ１のうちいずれかを指示するものである。なお、ビッ
ト１５のパラメータアドレスＳＡは、一括書き込みを指
示し、すなわち、前記パラメータアドレスＳ０、Ｓ１の
値にかかわらず、パラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０
〜Ｄ１の全てを指示するものである。
を説明する。図１には、本発明に実施例によるレジスタ
装置に使用される書き込みデータのビット割り当てが示
されている。書き込みデータＤＡＴＡの１ワードは、ビ
ット０〜ビット１５の１６個のビットから構成されてい
る。ビット０〜ビット６の７個のビットはパラメータＡ
０、Ａ１、Ａ２、Ｂ、Ｃ、Ｄ０、Ｄ１を示し、また、ビ
ット１３及びビット１４の２個のビットは、パラメータ
アドレスＳ０、Ｓ１を示し、該パラメータアドレスＳ０
、Ｓ１は、前記パラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜
Ｄ１のうちいずれかを指示するものである。なお、ビッ
ト１５のパラメータアドレスＳＡは、一括書き込みを指
示し、すなわち、前記パラメータアドレスＳ０、Ｓ１の
値にかかわらず、パラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０
〜Ｄ１の全てを指示するものである。
【００１０】次に、図２には、上記図１の書き込みデー
タＤＡＴＡを書き込むためのレジスタ装置の回路が示さ
れている。書き込みデータＤＡＴＡのうちビット０〜ビ
ット６の７個のビットは、レジスタ５０、５２、５４、
５６に供給される。ここで、レジスタ５０、５２、５４
、５６は、それぞれ、ビット０、１、２のパラメータＡ
０、Ａ１、Ａ２、ビット３のパラメータＢ、ビット４の
パラメータＣ、ビット５、６のパラメータＤ０、Ｄ１を
受け取る。書き込みデータＤＡＴＡのうちビット１３〜
ビット１５の３個のビットは、パラメータアドレスＳ０
、Ｓ１、ＳＡとして、デコーダ５８に供給される。なお
、デコーダ５８には、書き込み指令ＷＲ、レジスタアド
レスＲＡも供給されている。そして、デコーダ５８は、
書き込み時に、書き込みデータＤＡＴＡ内のパラメータ
アドレスＳ０、Ｓ１、ＳＡをデコードし、そのデコード
出力Ｗ０〜Ｗ３は、パラメータアドレスＳ０、Ｓ１、Ｓ
Ａで指定されたパラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜
Ｄ１に対応するいずれかのレジスタ５０、５２、５４、
５６に書き込みを指示する。
タＤＡＴＡを書き込むためのレジスタ装置の回路が示さ
れている。書き込みデータＤＡＴＡのうちビット０〜ビ
ット６の７個のビットは、レジスタ５０、５２、５４、
５６に供給される。ここで、レジスタ５０、５２、５４
、５６は、それぞれ、ビット０、１、２のパラメータＡ
０、Ａ１、Ａ２、ビット３のパラメータＢ、ビット４の
パラメータＣ、ビット５、６のパラメータＤ０、Ｄ１を
受け取る。書き込みデータＤＡＴＡのうちビット１３〜
ビット１５の３個のビットは、パラメータアドレスＳ０
、Ｓ１、ＳＡとして、デコーダ５８に供給される。なお
、デコーダ５８には、書き込み指令ＷＲ、レジスタアド
レスＲＡも供給されている。そして、デコーダ５８は、
書き込み時に、書き込みデータＤＡＴＡ内のパラメータ
アドレスＳ０、Ｓ１、ＳＡをデコードし、そのデコード
出力Ｗ０〜Ｗ３は、パラメータアドレスＳ０、Ｓ１、Ｓ
Ａで指定されたパラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜
Ｄ１に対応するいずれかのレジスタ５０、５２、５４、
５６に書き込みを指示する。
【００１１】以下、図３の真理値図を参照しながら、図
２のレジスタ装置の作用を説明する。まず、デコーダ５
８のレジスタアドレスＲＡがモードレジスタと不一致の
場合には、他のレジスタが選択される。このとき、書き
込み指令ＷＲパラメータアドレスＳ０、Ｓ１、ＳＡは全
て“ｄｏｎ´ｔ ｃａｒｅ”の状態であり、これらの
値にかかわらず、デコーダ５８の出力Ｗ０〜Ｗ３は全て
“０”である。
２のレジスタ装置の作用を説明する。まず、デコーダ５
８のレジスタアドレスＲＡがモードレジスタと不一致の
場合には、他のレジスタが選択される。このとき、書き
込み指令ＷＲパラメータアドレスＳ０、Ｓ１、ＳＡは全
て“ｄｏｎ´ｔ ｃａｒｅ”の状態であり、これらの
値にかかわらず、デコーダ５８の出力Ｗ０〜Ｗ３は全て
“０”である。
【００１２】また、デコーダ５８の書き込み指令ＷＲが
“０”の場合には、ライトサイクルではない。このとき
、レジスタアドレスＲＡとモードレジスタとの一致、不
一致にかかわらず、且つ、パラメータアドレスＳ０、Ｓ
１、ＳＡの値にかかわらず、デコーダ５８の出力Ｗ０〜
Ｗ３は、全て“０”である。そして、デコーダ５８のレ
ジスタアドレスＲＡがモードレジスタと一致した場合に
、書き込み指令ＷＲが“１”であると、書き込みがなさ
れる。以下、この書き込みを場合分けして説明する。
“０”の場合には、ライトサイクルではない。このとき
、レジスタアドレスＲＡとモードレジスタとの一致、不
一致にかかわらず、且つ、パラメータアドレスＳ０、Ｓ
１、ＳＡの値にかかわらず、デコーダ５８の出力Ｗ０〜
Ｗ３は、全て“０”である。そして、デコーダ５８のレ
ジスタアドレスＲＡがモードレジスタと一致した場合に
、書き込み指令ＷＲが“１”であると、書き込みがなさ
れる。以下、この書き込みを場合分けして説明する。
【００１３】パラメータアドレスＳＡが“１”の場合に
は、パラメータアドレスＳ０、Ｓ１の値にかかわらず、
一括書き込みが指定され、デコーダ５８の出力Ｗ０〜Ｗ
３は、全て“１”である。この結果、全てのレジスタ５
０〜５６が書き込みを指示され、全てのビット０〜６、
すなわち、全てのパラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０
〜Ｄ１が書き込まれる。
は、パラメータアドレスＳ０、Ｓ１の値にかかわらず、
一括書き込みが指定され、デコーダ５８の出力Ｗ０〜Ｗ
３は、全て“１”である。この結果、全てのレジスタ５
０〜５６が書き込みを指示され、全てのビット０〜６、
すなわち、全てのパラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０
〜Ｄ１が書き込まれる。
【００１４】また、パラメータアドレスＳＡが“０”の
場合には、パラメータアドレスＳ０、Ｓ１の値に従って
、パラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１のうちい
ずれか書き込まれる。例えば、パラメータアドレスＳ０
、Ｓ１が両者とも“０”の場合には、デコーダ５８の出
力Ｗ０のみが“１”であるので、レジスタ５０が書き込
みを指示され、この結果ビット０〜２、すなわち、パラ
メータＡ０〜Ａ２が書き込まれる。以下、同様に、パラ
メータアドレス（Ｓ０、Ｓ１）が（０、１）、（１、０
）、（１、１）の場合には、それぞれ、パラメータＢ、
Ｃ、Ｄ０〜Ｄ１が書き込まれる。
場合には、パラメータアドレスＳ０、Ｓ１の値に従って
、パラメータＡ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１のうちい
ずれか書き込まれる。例えば、パラメータアドレスＳ０
、Ｓ１が両者とも“０”の場合には、デコーダ５８の出
力Ｗ０のみが“１”であるので、レジスタ５０が書き込
みを指示され、この結果ビット０〜２、すなわち、パラ
メータＡ０〜Ａ２が書き込まれる。以下、同様に、パラ
メータアドレス（Ｓ０、Ｓ１）が（０、１）、（１、０
）、（１、１）の場合には、それぞれ、パラメータＢ、
Ｃ、Ｄ０〜Ｄ１が書き込まれる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
書き込みデータの１ワード内には、パラメータを指定す
るためのパラメータアドレスが含まれているので、この
パラメータアドレスをデコーダ手段でデコードすること
により、特定のビットのパラメータの書き込みを行うこ
とができ、この結果、部分的書き込みが容易になされる
こととなる。
書き込みデータの１ワード内には、パラメータを指定す
るためのパラメータアドレスが含まれているので、この
パラメータアドレスをデコーダ手段でデコードすること
により、特定のビットのパラメータの書き込みを行うこ
とができ、この結果、部分的書き込みが容易になされる
こととなる。
【図１】本発明の実施例によるレジスタ装置に使用され
る書き込みデータのビット割り当てを示す説明図である
。
る書き込みデータのビット割り当てを示す説明図である
。
【図２】本発明の実施例によるレジスタ装置の回路図で
ある。
ある。
【図３】図２のレジスタ装置の真理値図である。
【図４】ＣＰＵ、周辺デバイスを有する電気回路の回路
図である。
図である。
【図５】モードレジスタの回路図である。
５０、５２、５４、５６…レジスタ
５８…デコーダ
Claims (2)
- 【請求項１】 書き込みデータをレジスタ手段に書き
込むレジスタ装置において、前記書き込みデータの１ワ
ードは、複数のパラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０
〜Ｄ１）と、及び、該複数のパラメータ（Ａ０〜Ａ２、
Ｂ、Ｃ、Ｄ０〜Ｄ１）のうちいずれかを指定するパラメ
ータアドレス（ＳＡ、Ｓ０、Ｓ１）と、を備え、前記レ
ジスタ手段は、前記書き込みデータの複数のパラメータ
（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）をそれぞれ書き込
む複数のレジスタ（５０、５２、５４、５６）を備えて
おり、前記複数のレジスタ（５０、５２、５４、５６）
の前段には、書き込み時に書き込みデータ内のパラメー
タアドレス（ＳＡ、Ｓ０、Ｓ１）をデコードし、指定さ
れたパラメータ（Ａ０〜Ａ２、Ｂ、Ｃ、Ｄ０〜Ｄ１）に
対応するいずれかのレジスタ（５０、５２、５４、５６
）に書き込みを指示するデコーダ手段（５８）が接続さ
れていることを特徴とするレジスタ装置。 - 【請求項２】 請求項１記載のレジスタ装置において
、前記書き込みデータのパラメータアドレス（ＳＡ、Ｓ
０、Ｓ１）が特定の値をとる場合には、前記デコーダ手
段（５８）は、全てのレジスタ（５０、５２、５４、５
６）に書き込みを指示することを特徴とするレジスタ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057216A JPH04291641A (ja) | 1991-03-20 | 1991-03-20 | レジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057216A JPH04291641A (ja) | 1991-03-20 | 1991-03-20 | レジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291641A true JPH04291641A (ja) | 1992-10-15 |
Family
ID=13049335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057216A Withdrawn JPH04291641A (ja) | 1991-03-20 | 1991-03-20 | レジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010029682A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社ルネサステクノロジ | 情報処理装置 |
-
1991
- 1991-03-20 JP JP3057216A patent/JPH04291641A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010029682A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社ルネサステクノロジ | 情報処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |