JPH04294440A - プロセッサ間データ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は複数のプロセッサ間で大量のデー
タを高速で転送するシステムに関する。

【０００２】

【従来技術】複数のプロセッサ間でデータを転送するシ
ステムでは、転送データを一旦保留しておくために、バ
ッファデュアルポートメモリを使用したり、シリアル伝
送でデータを転送していた。

【０００３】このようなシステムでは、バッファやデュ
アルポートラムのサイズまたはシリアル伝送用の各プロ
セッサの持つメモリのサイズにより一回の転送量は制限
される。このため、データ転送を何回にも分けて行なわ
なければならず、転送のためのハンドシェイク手続や、
実際の転送に時間を要する。この結果、プロセッサの高
速化は妨げられていた。

【０００４】

【発明の目的】本発明の目的は高速に多量のデータを転
送できるようにしたプロセッサ間データ転送システムを
提供することにある。

【０００５】

【発明の構成】本発明によれば、第１のプロセッサ手段
と、第２のプロセッサ手段と、前記第１のプロセッサ手
段のために設けられた記憶手段と、前記第２のプロセッ
サ手段による前記第１のプロセッサ手段の動作停止後、
前記第１のプロセッサ手段と前記記憶手段との間のデー
タおよびアドレス転送用バス接続を前記第２のプロセッ
サ手段と前記記憶手段との間のデータおよびアドレス転
送用バス接続に切換えるコントロール手段とを含むこと
を特徴とするプロセッサ間データ転送用システムが得ら
れる。

【０００６】

【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。

【０００７】図１を参照すると、本発明の一実施例は、
上位プロセッサ１と下位プロセッサ２との間でデータを
転送するシステムである。両プロセッサ１および２の間
には、上位プロセッサ１から下位プロセッサ２へデータ
を転送するためのバッファ３および下位プロセッサ２か
ら上位プロセッサ１へデータを転送するためのバッファ
４が配置されている。

【０００８】さらに、両プロセッサ１および２の間には
、上位プロセッサ１から下位プロセッサ２へのハンドシ
ェイク手続きのための割込信号を伝送する割込ライン５
、下位プロセッサ２から上位プロセッサ１へのハンドシ
ェイク手続のための割込信号を伝送する割込ライン６、
上位プロセッサ１から下位プロセッサ２への動作状態を
制御する制御信号を伝送するライン７および下位プロセ
ッサ２から上位プロセッサ１への動作状態を制御する制
御信号を伝送するライン８が接続されている。

【０００９】上位プロセッサ１には、このプロセッサ用
のランダムアクセスメモリ（ＲＡＭ）１０が備えられて
いる。下位プロセッサ２にも、このプロセッサ用のラン
ダムアクセスメモリ（ＲＡＭ）１１が備えられている。 両プロセッサ１および２と両ＲＡＭ１０および１１との
間にはコントローラ９が配置されている。

【００１０】このコントローラ９には、上位プロセッサ
１からのアドレスを転送するアドレスバス１２、下位プ
ロセッサ２からのアドレスを転送するアドレスバス１３
、上位プロセッサ１からのデータを転送するデータバス
１４、下位プロセッサ２からのデータを転送するデータ
バス１５、上位プロセッサ用ＲＡＭ１０へのアドレスを
転送するアドレスバス１６、下位プロセッサ用ＲＡＭ１
１へのアドレスを転送するアドレスバス１７、上位プロ
セッサ用ＲＡＭ１０へのデータを転送するデータバス１
８、および下位プロセッサ用ＲＡＭ１１へのデータを転
送するデータバス１９が接続されている。

【００１１】コントローラ９は、これらバス１２−１９
を介して与えられるアドレスおよびデータの授受のため
バス切換えを行なっている。

【００１２】次に本発明の一実施例の特徴の１つである
データ転送動作について図面を参照して詳細に説明する
。

【００１３】この転送動作の例として、下位プロセッサ
２から上位プロセッサ１へデータ転送する場合を示す。 また、少量データの転送、すなわち上位プロセッサ１か
らのコマンドと下位プロセッサ２からのレスポンスにつ
いてはバッファを使用した動作となる。

【００１４】なお、デュアルポートラムを使用したりシ
リアル伝送においてもこの手順は同じである。

【００１５】少量データとしてのコマンドとレスポンス
とのデータ転送において、特にコマンドの転送方法が図
２に示されている。

【００１６】図２を参照すると、まず、上位プロセッサ
１から下位プロセッサ２へ与えられるコマンドがバッフ
ァ３に格納される（ステップ２１）。このコマンドのバ
ッファ３への書込みは、上位プロセッサ１から下位プロ
セッサ２に割込ライン５を介して伝えられる（ステップ
２２）。この通知に応答して、下位プロセッサ２はバッ
ファ３からのコマンドを受取る（ステップ２３）。

【００１７】レスポンスの動作について上位プロセッサ
と下位プロセッサとを逆にすることにより同じ動作が実
現される。

【００１８】図１に示されるバッファ３および４は、書
込可能な記憶容量に限界がある。回路上の問題から、大
きな面積を占有することができないためである。このよ
うなバッファ３および４の記憶容量で、増大するアドレ
ス空間に対応したデータ転送を実行するためには、ハン
ドシェイク等の手続の時間を必要とし、結果として膨大
な時間を要することになる。

【００１９】デュアルポートラムも、バッファ３および
４と同様に容量に制限がある。

【００２０】シリアル伝送においても、必要なデータの
一部は自プロセッサに転送され処理される。このような
シリアル伝送で、多量データを一括して処理しようとす
るためには、自プロセッサのアドレス空間内に考えられ
るだけのラムを用意しておかなければならない。このた
め、回路上の問題は解決せずシリアル伝送という時間制
約も受ける。

【００２１】次に本発明の一実施例における多量データ
転送動作について図面を参照して詳細に説明する。

【００２２】図３および図４を参照すると、上位プロセ
ッサ１から下位プロセッサ２へ多量データ転送のコマン
ドを与えるため、上位プロセッサ１は多量データ転送コ
マンドをバッファ３に格納する（ステップ３１）。この
コマンドのバッファ３への格納は、上位プロセッサ１か
ら下位プロセッサ２へ割込ライン５を介して通知する（
ステップ３２）。

【００２３】下位プロセッサ２は、バッファ３からのコ
マンド受信により、データ転送終了コマンド受信待ちル
ープに入る（ステップ３３）。上位プロセッサ１は、ラ
イン７を介して制御信号を与え、下位プロセッサ２の動
作を停止させる。これとともに、コントローラ９は、下
位プロセッサ用ＲＡＭ１１へアドレスを供給するアドレ
スバス１７と上位プロセッサ１からアドレスを供給する
アドレスバス１２とを接続する。

【００２４】さらにコントローラ９は、下位プロセッサ
用ＲＡＭ１１へデータを供給するデータバス１９と上位
プロセッサ１からデータを供給するデータバス１４とを
接続する（ステップ３４）。この結果、上位プロセッサ
１は、下位プロセッサ用ラム１１をあたかも自プロセッ
サ用ＲＡＭとして内容を読出させ、また書込むことがで
きる（ステップ３５）。

【００２５】これらデータ転送または処理終了後、上位
プロセッサ１は、ライン７を介して下位プロセッサ２に
制御信号を与え、停止していた動作を再開させる（ステ
ップ３６）。次に、上位プロセッサ１はバッファ３を介
して下位プロセッサ２に、データ転送終了コマンドを通
知する（ステップ３７）。下位プロセッサ２は、このコ
マンドの通知により、データ転送の終了を知りコマンド
待ち状態となり通常の動作を行なう（ステップ３８）。

【００２６】なお、上位プロセッサ１から下位プロセッ
サ２へのデータ転送も下位プロセッサ２から上位プロセ
ッサ１へのデータ転送も同じ手順で行なうことができる
。このように転送元のＲＡＭを転送先のプロセッサがあ
たかも自プロセッサ用ＲＡＭのようにアクセスすること
ができる。

【００２７】従って、従来自プロセッサ用ＲＡＭに一旦
転送してから加工されていたデータを相手プロセッサ用
ＲＡＭ上で加工の上、自プロセッサ上ＲＡＭに格納する
こともできる。

【００２８】また、転送先プロセッサが転送元プロセッ
サ用ＲＡＭをアクセスする場合、自プロセッサ用ＲＡＭ
とは区別される。このため、相手側のプロセッサ用ＲＡ
Ｍのデータの破壊を防止する手段として、回路的にまた
はプロセッサの設定として書込不可とすることも容易で
ある。

【００２９】

【発明の効果】本発明は少量データ通信用の従来のバッ
ファやデュアルポートＲＡＭまたはシリアル伝送による
方法の他に、多量データ転送用にデータバスとアドレス
バスとを互いに共有し、必要に応じて他プロセッサに専
有させることができるコントローラと、そのハンドシェ
イク手続きを行なう手段とを備えている。このため、多
量のデータを何回にも分けて転送するハンドシェイク手
続きと転送とに要する時間が節約でき、高速処理が可能
になるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】本発明の一実施例のコマンドの転送動作を説明
するための図である。

【図３】本発明の一実施例の多量データ転送動作を説明
するための図である。

【図４】本発明の一実施例の多量データ転送動作を説明
するための図である。

【符号の説明】

１　　上位プロセッサ ２　　下位プロセッサ ３，４　　バッファ ５，６　　割込ライン ７，８　　コントロールライン ９　　コントローラ １０，１１　　ＲＡＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のプロセッサ手段と、第２のプロ
   セッサ手段と、前記第１のプロセッサ手段のために設け
   られた記憶手段と、前記第２のプロセッサ手段による前
   記第１のプロセッサ手段の動作停止後、前記第１のプロ
   セッサ手段と前記記憶手段との間のデータおよびアドレ
   ス転送用バス接続を前記第２のプロセッサ手段と前記記
   憶手段との間のデータおよびアドレス転送用バス接続に
   切換えるコントロール手段とを含むことを特徴とするプ
   ロセッサ間データ転送用システム。