JPH04296112A - レジスタ回路 - Google Patents
レジスタ回路Info
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- JPH04296112A JPH04296112A JP3061726A JP6172691A JPH04296112A JP H04296112 A JPH04296112 A JP H04296112A JP 3061726 A JP3061726 A JP 3061726A JP 6172691 A JP6172691 A JP 6172691A JP H04296112 A JPH04296112 A JP H04296112A
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- JP
- Japan
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- circuit
- signal
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- 230000000737 periodic effect Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタ回路に関し、
特に内部クロックを一定レベルに停止して低消費電力に
するモード（以後ストップモードと称す。）を有するマ
イクロコンピュータ或いはマイクロプロセッサで使用さ
れるレジスタ回路に関する。
特に内部クロックを一定レベルに停止して低消費電力に
するモード（以後ストップモードと称す。）を有するマ
イクロコンピュータ或いはマイクロプロセッサで使用さ
れるレジスタ回路に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータ等の大規模
集積回路（以後ＬＳＩと略す。）で使用されていたレジ
スタ回路の中で代表的な回路を図４に示す。
集積回路（以後ＬＳＩと略す。）で使用されていたレジ
スタ回路の中で代表的な回路を図４に示す。
【０００３】図４に示すように、従来例は、Ｎチャンネ
ル型電界効果型トランジスタ（以後トランジスタと略す
。）１とＰチャンネル型トランジスタ２の並列回路と、
反転回路（以後インバータと称す。）４とインバータ５
との帰還ループ回路と、インバータ６から構成されてい
た。
ル型電界効果型トランジスタ（以後トランジスタと略す
。）１とＰチャンネル型トランジスタ２の並列回路と、
反転回路（以後インバータと称す。）４とインバータ５
との帰還ループ回路と、インバータ６から構成されてい
た。
【０００４】次に従来例の動作について簡単に説明する
。
。
【０００５】ＬＳＩを動作させる周期的クロックφ１が
ハイレベル及びその逆相クロックφ１がローレベルにな
ると、前記並列回路はオン状態となり、入力信号Ｉは、
前記並列回路を伝達し、前記帰還ループ回路のインバー
タ５のオン抵抗を充分大きく設計すれば、入力信号Ｉは
、インバータ４，６を伝達し出力信号Ｑとなる。ここで
クロックφ１がローレベル及びφ１がハイレベルになる
と、前記並列回路はオフし、出力信号Ｑは前記帰還ルー
プ回路により前記並列回路がオフする直前の入力信号Ｉ
を出力することになる。
ハイレベル及びその逆相クロックφ１がローレベルにな
ると、前記並列回路はオン状態となり、入力信号Ｉは、
前記並列回路を伝達し、前記帰還ループ回路のインバー
タ５のオン抵抗を充分大きく設計すれば、入力信号Ｉは
、インバータ４，６を伝達し出力信号Ｑとなる。ここで
クロックφ１がローレベル及びφ１がハイレベルになる
と、前記並列回路はオフし、出力信号Ｑは前記帰還ルー
プ回路により前記並列回路がオフする直前の入力信号Ｉ
を出力することになる。
【０００６】又ストップモードでクロックφ１がローレ
ベル及びφ１がハイレベルに停止して、前記並列回路が
オフした場合も、出力信号Ｑはオフ直前の入力信号Ｉを
出力する。
ベル及びφ１がハイレベルに停止して、前記並列回路が
オフした場合も、出力信号Ｑはオフ直前の入力信号Ｉを
出力する。
【０００７】
【発明が解決しようとする課題】ＬＳＩのストップ電流
（ストップモード時の電源電流）をデータシートに示さ
れる規格値内かどうか検査する場合、従来のレジスタ回
路では、図５に示す如く例えばインバータ４の入力が何
らかの要因により接地線９と抵抗１８を介してショート
した場合、検査用のテストパターンで入力信号Ｉのデー
タをローレベルにしか設定していなければ抵抗１６を介
して電流が流れない為、実際のストップ電流が規格値よ
りも大きいとした場合にも、検査で除去することができ
なかった。すなわちＬＳＩ内部のレジスタ回路は多数有
り、この全てのレジスタ回路出力をハイレベル又はロー
レベルに状態設定した後に、ストップ電流を測定するこ
とは、ＬＳＩを検査するためのテストパターン設計が複
雑になりかつテストパターン設計工数も大きくなる問題
があった。
（ストップモード時の電源電流）をデータシートに示さ
れる規格値内かどうか検査する場合、従来のレジスタ回
路では、図５に示す如く例えばインバータ４の入力が何
らかの要因により接地線９と抵抗１８を介してショート
した場合、検査用のテストパターンで入力信号Ｉのデー
タをローレベルにしか設定していなければ抵抗１６を介
して電流が流れない為、実際のストップ電流が規格値よ
りも大きいとした場合にも、検査で除去することができ
なかった。すなわちＬＳＩ内部のレジスタ回路は多数有
り、この全てのレジスタ回路出力をハイレベル又はロー
レベルに状態設定した後に、ストップ電流を測定するこ
とは、ＬＳＩを検査するためのテストパターン設計が複
雑になりかつテストパターン設計工数も大きくなる問題
があった。
【０００８】
【課題を解決するための手段】本発明のレジスタ回路は
、ストップモードを生起するためのストップ信号とレジ
スタ回路出力をセット又はリセットする為の信号とのゲ
ート回路と前記ゲート回路出力によりレジスタ回路出力
をセット又はリセットさせる回路手段とを有する。
、ストップモードを生起するためのストップ信号とレジ
スタ回路出力をセット又はリセットする為の信号とのゲ
ート回路と前記ゲート回路出力によりレジスタ回路出力
をセット又はリセットさせる回路手段とを有する。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のレジスタ回路である。図４
と重複する部分は省略して説明する。Ｎチャンネル型ト
ランジスタ１とＰチャンネル型トランジスタ２との並列
回路と、インバータ４と５の帰還ループ回路との接続点
にＰチャンネル型トランジスタ８及びＮチャンネル型ト
ランジスタ７を各々電源線１０及び接地線９との間に接
続する。又、ストップ信号１４と、レジスタ出力信号Ｑ
をハイレベルにするためのセット信号１５とのゲート回
路１２がＰチャンネル型トランジスタ８のゲート電極１
７に入力される。更に、ストップ信号１４と、レジスタ
出力信号Ｑをローレベルにするためのリセット信号１３
とのゲート回路１１が、Ｎチャンネル型トランジスタ７
のゲート電極１６に入力される。
。図１は本発明の一実施例のレジスタ回路である。図４
と重複する部分は省略して説明する。Ｎチャンネル型ト
ランジスタ１とＰチャンネル型トランジスタ２との並列
回路と、インバータ４と５の帰還ループ回路との接続点
にＰチャンネル型トランジスタ８及びＮチャンネル型ト
ランジスタ７を各々電源線１０及び接地線９との間に接
続する。又、ストップ信号１４と、レジスタ出力信号Ｑ
をハイレベルにするためのセット信号１５とのゲート回
路１２がＰチャンネル型トランジスタ８のゲート電極１
７に入力される。更に、ストップ信号１４と、レジスタ
出力信号Ｑをローレベルにするためのリセット信号１３
とのゲート回路１１が、Ｎチャンネル型トランジスタ７
のゲート電極１６に入力される。
【００１０】次に動作について図２を用いて説明する。
帰還ループ回路を構成するインバータ４の入力が何らか
の要因により、接地線９に抵抗１８を介してショートし
たとする。ＬＳＩがストップモードになり、クロックφ
１が一定のローレベル及び逆相クロックφ１が一定のハ
イレベルに停止すると、Ｎチャンネル型トランジスタ１
とＰチャンネル型トランジスタ２の並列回路はオフして
入力信号を受付けなくなる。又ストップモードを生起す
るストップ信号１４が、ストップモード時にハイレベル
でセット信号１５がハイレベル、リセット信号１４がロ
ーレベルとすると、Ｐチャンネル型トランジスタ８はオ
ンし、Ｎチャンネル型トランジスタ７はオフする。従っ
て電源線から、Ｐチャンネル型トランジスタ８及び抵抗
１８，接地線９を介して貫通電流が流れる為、規格値以
上の電流であれば、検査でストップ電流不良を除去可能
である。
の要因により、接地線９に抵抗１８を介してショートし
たとする。ＬＳＩがストップモードになり、クロックφ
１が一定のローレベル及び逆相クロックφ１が一定のハ
イレベルに停止すると、Ｎチャンネル型トランジスタ１
とＰチャンネル型トランジスタ２の並列回路はオフして
入力信号を受付けなくなる。又ストップモードを生起す
るストップ信号１４が、ストップモード時にハイレベル
でセット信号１５がハイレベル、リセット信号１４がロ
ーレベルとすると、Ｐチャンネル型トランジスタ８はオ
ンし、Ｎチャンネル型トランジスタ７はオフする。従っ
て電源線から、Ｐチャンネル型トランジスタ８及び抵抗
１８，接地線９を介して貫通電流が流れる為、規格値以
上の電流であれば、検査でストップ電流不良を除去可能
である。
【００１１】又図３の通り、何らかの要因により、前記
帰還ループ回路を構成するインバータ４の入力が電源線
１０にショートしたとする。この場合は、ストップ信号
１４がハイレベル、リセット信号１３がハイレベル、セ
ット信号１５がローレベルとすると、Ｐチャンネル型ト
ランジスタ８はオフし、Ｎチャンネル型トランジスタ７
はオンする為、電源線１０，抵抗１８，Ｎチャンネル型
トランジスタ７，接地線９を介して貫通電流が流れ、こ
れがストップ電流の規格値以上であれば、ストップ電流
不良を除去可能である。更にレジスタ回路セット信号又
はリセット信号をＬＳＩのインストラクションとして命
令セットの中に準備しておけば全レジスタに一回の命令
でセット信号又はリセット信号を設定できる為、ストッ
プモードで全レジスタのストップ電流不良を除去可能で
ある。尚ストップモード以外ではストップ信号がローレ
ベルである為、レジスタ回路セット信号又はリセット信
号は、ＬＳＩの動作に影響を与えない。
帰還ループ回路を構成するインバータ４の入力が電源線
１０にショートしたとする。この場合は、ストップ信号
１４がハイレベル、リセット信号１３がハイレベル、セ
ット信号１５がローレベルとすると、Ｐチャンネル型ト
ランジスタ８はオフし、Ｎチャンネル型トランジスタ７
はオンする為、電源線１０，抵抗１８，Ｎチャンネル型
トランジスタ７，接地線９を介して貫通電流が流れ、こ
れがストップ電流の規格値以上であれば、ストップ電流
不良を除去可能である。更にレジスタ回路セット信号又
はリセット信号をＬＳＩのインストラクションとして命
令セットの中に準備しておけば全レジスタに一回の命令
でセット信号又はリセット信号を設定できる為、ストッ
プモードで全レジスタのストップ電流不良を除去可能で
ある。尚ストップモード以外ではストップ信号がローレ
ベルである為、レジスタ回路セット信号又はリセット信
号は、ＬＳＩの動作に影響を与えない。
【００１２】
【発明の効果】以上説明したように本発明は、簡単な回
路を追加することにより、従来例では除去するのが難し
いレジスタ回路が寄因するストップ電流不良を容易に検
査で除去でき、ＬＳＩの信頼生・品質を向上させる効果
を有する。
路を追加することにより、従来例では除去するのが難し
いレジスタ回路が寄因するストップ電流不良を容易に検
査で除去でき、ＬＳＩの信頼生・品質を向上させる効果
を有する。
【図１】本発明の一実施例の回路図である。
【図２】本実施例の効果の一例を示す回路図である。
【図３】本実施例の効果の他の例を示す回路図である。
【図４】従来例の回路図である。
【図５】従来例の問題点を示す回路図である。
１ Ｎチャンネル型トランジスタ２ Ｐチ
ャンネル型トランジスタ３〜６ インバータ ７ Ｎチャンネル型トランジスタ８ Ｐチ
ャンネル型トランジスタ９ 接地線 １０ 電源線 １１ ゲート回路（ＡＮＤ回路）１２ ゲ
ート回路（ＮＡＮＤ回路）１３ リセット信号 １４ セット信号 １５ ストップ信号 １６〜１７ ゲート電極 １８ 抵抗
ャンネル型トランジスタ３〜６ インバータ ７ Ｎチャンネル型トランジスタ８ Ｐチ
ャンネル型トランジスタ９ 接地線 １０ 電源線 １１ ゲート回路（ＡＮＤ回路）１２ ゲ
ート回路（ＮＡＮＤ回路）１３ リセット信号 １４ セット信号 １５ ストップ信号 １６〜１７ ゲート電極 １８ 抵抗
Claims (1)
- 【請求項１】 周期クロック停止信号とレジスタ回路
セット信号又はリセット信号とのゲート回路と、前記ゲ
ート回路出力によりレジスタ回路出力をセット又はリセ
ットできる回路手段とを有する事を特徴とするレジスタ
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06172691A JP3225528B2 (ja) | 1991-03-26 | 1991-03-26 | レジスタ回路 |
| KR1019920004823A KR0170001B1 (ko) | 1991-03-26 | 1992-03-25 | 레지스터 회로 |
| US07/857,768 US5212410A (en) | 1991-03-26 | 1992-03-26 | Register circuit in which a stop current may be measured |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06172691A JP3225528B2 (ja) | 1991-03-26 | 1991-03-26 | レジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04296112A true JPH04296112A (ja) | 1992-10-20 |
| JP3225528B2 JP3225528B2 (ja) | 2001-11-05 |
Family
ID=13179513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06172691A Expired - Fee Related JP3225528B2 (ja) | 1991-03-26 | 1991-03-26 | レジスタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5212410A (ja) |
| JP (1) | JP3225528B2 (ja) |
| KR (1) | KR0170001B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376848A (en) * | 1993-04-05 | 1994-12-27 | Motorola, Inc. | Delay matching circuit |
| DE19611520A1 (de) * | 1996-03-23 | 1997-09-25 | Bosch Gmbh Robert | System zum Test eines in einem Steuergerät eingebauten Rechners |
| US6060926A (en) * | 1998-02-01 | 2000-05-09 | American Meter Company | Pulse conditioning circuit |
| KR100799132B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 초기값변경이 가능한 모드레지스터셋회로. |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
| US3781573A (en) * | 1972-09-05 | 1973-12-25 | Honeywell Inf Systems | Solid-state long-period timer |
| US3812384A (en) * | 1973-05-17 | 1974-05-21 | Rca Corp | Set-reset flip-flop |
| US4506165A (en) * | 1982-06-30 | 1985-03-19 | At&T Bell Laboratories | Noise rejection Set-Reset Flip-Flop circuitry |
| JPS622715A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 論理集積回路 |
| EP0215494A1 (en) * | 1985-09-18 | 1987-03-25 | The Boeing Company | Two-state memory device |
| JPS62252211A (ja) * | 1986-04-25 | 1987-11-04 | Oki Electric Ind Co Ltd | デ−タラツチ回路 |
| JPS6318814A (ja) * | 1986-07-11 | 1988-01-26 | Nec Corp | フリツプフロツプ回路 |
| JP2549109B2 (ja) * | 1987-03-26 | 1996-10-30 | 株式会社東芝 | 半導体回路 |
| US4806786A (en) * | 1987-11-02 | 1989-02-21 | Motorola, Inc. | Edge set/reset latch circuit having low device count |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
| US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
| US4913325A (en) * | 1989-08-30 | 1990-04-03 | Cacicedo Paulino A | Needle threading apparatus |
| JP2621993B2 (ja) * | 1989-09-05 | 1997-06-18 | 株式会社東芝 | フリップフロップ回路 |
| US5165046A (en) * | 1989-11-06 | 1992-11-17 | Micron Technology, Inc. | High speed CMOS driver circuit |
| JPH03219717A (ja) * | 1989-11-15 | 1991-09-27 | Nec Corp | 同期型ｒｓフリップフロップ回路 |
| US5001369A (en) * | 1990-07-02 | 1991-03-19 | Micron Technology, Inc. | Low noise output buffer circuit |
| US5132577A (en) * | 1991-04-11 | 1992-07-21 | National Semiconductor Corporation | High speed passgate, latch and flip-flop circuits |
-
1991
- 1991-03-26 JP JP06172691A patent/JP3225528B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-25 KR KR1019920004823A patent/KR0170001B1/ko not_active Expired - Fee Related
- 1992-03-26 US US07/857,768 patent/US5212410A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5212410A (en) | 1993-05-18 |
| JP3225528B2 (ja) | 2001-11-05 |
| KR0170001B1 (ko) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010731 |
|
| LAPS | Cancellation because of no payment of annual fees |