JPH04297063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04297063A JPH04297063A JP3061785A JP6178591A JPH04297063A JP H04297063 A JPH04297063 A JP H04297063A JP 3061785 A JP3061785 A JP 3061785A JP 6178591 A JP6178591 A JP 6178591A JP H04297063 A JPH04297063 A JP H04297063A
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- gate
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- forming
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、中でも
同一半導体基板上に２種類以上の電源電圧で駆動される
高耐圧および低耐圧のＭＯＳ型半導体素子が形成された
装置の製造方法に関するものである。
同一半導体基板上に２種類以上の電源電圧で駆動される
高耐圧および低耐圧のＭＯＳ型半導体素子が形成された
装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、この種の装置の製造方法は特開平
１−１１２７７３号公報に開示されるものがあった。図
２にその工程断面図を示し、以下同図（ａ）〜（ｅ）の
順に従って説明する。
１−１１２７７３号公報に開示されるものがあった。図
２にその工程断面図を示し、以下同図（ａ）〜（ｅ）の
順に従って説明する。
【０００３】（ａ）Ｐ型半導体基板（２．１）の表面に
、ＣＶＤ法により厚さ２０００Å程度のＳｉ３ Ｎ４
膜（２．２）を形成し、通常の方法により図に示すパタ
ーニングを行なう。次いで高耐圧トランジスタのオフセ
ット層となる領域にリンを１×１０１３ｃｍ−２程度イ
オン注入し、図に示すリン打込層（２．３）を形成する
。
、ＣＶＤ法により厚さ２０００Å程度のＳｉ３ Ｎ４
膜（２．２）を形成し、通常の方法により図に示すパタ
ーニングを行なう。次いで高耐圧トランジスタのオフセ
ット層となる領域にリンを１×１０１３ｃｍ−２程度イ
オン注入し、図に示すリン打込層（２．３）を形成する
。
【０００４】（ｂ）次いで１０００℃，２００分程度の
Ｗｅｔ Ｏ２ 熱酸化を行ない厚さ１μｍ 程度のフ
ィールド酸化膜（２．４）を形成する。次いで、通常の
方法によりＳｉ３ Ｎ４ 膜を除去した後、１０００℃
，１２０分程度のＤｒｙ Ｏ２ 熱酸化を行ない厚さ
９００Å程度の第１ゲート酸化膜（２．５）を形成する
。
Ｗｅｔ Ｏ２ 熱酸化を行ない厚さ１μｍ 程度のフ
ィールド酸化膜（２．４）を形成する。次いで、通常の
方法によりＳｉ３ Ｎ４ 膜を除去した後、１０００℃
，１２０分程度のＤｒｙ Ｏ２ 熱酸化を行ない厚さ
９００Å程度の第１ゲート酸化膜（２．５）を形成する
。
【０００５】（ｃ）次いでホトレジスト（２．６）を通
常の方法により図に示す様なパターンで形成し、該ホト
レジスト（２．６）をマスクに低耐圧トランジスタ部、
高耐圧トランジスタのソース／ドレイン部の第１ゲート
酸化膜（２．５）を除去する。 （ｄ）次いで該ホトレジスト（２．６）を除去した後、
８５０℃，３０分程度のＷｅｔ Ｏ２ 熱酸化を行な
い４００Å程度の第２ゲート酸化膜層（２．７）を形成
する。このとき同時に高耐圧部の第一ゲート膜は１２０
０Å程度になる。（２．８） （ｅ）次いでＣＶＤ法によりポリシリコン層を形成し、
所定のパターニングをすることによりゲートポリシリコ
ン（２．９）を形成する。次いでイオン打込みによりリ
ンを５×１０１５ｃｍ−２程度打込み、トランジスタの
ソースとドレインとなるリン拡散層（２．１０）を形成
し、高耐圧／低耐圧それぞれのトランジスタが形成され
る。
常の方法により図に示す様なパターンで形成し、該ホト
レジスト（２．６）をマスクに低耐圧トランジスタ部、
高耐圧トランジスタのソース／ドレイン部の第１ゲート
酸化膜（２．５）を除去する。 （ｄ）次いで該ホトレジスト（２．６）を除去した後、
８５０℃，３０分程度のＷｅｔ Ｏ２ 熱酸化を行な
い４００Å程度の第２ゲート酸化膜層（２．７）を形成
する。このとき同時に高耐圧部の第一ゲート膜は１２０
０Å程度になる。（２．８） （ｅ）次いでＣＶＤ法によりポリシリコン層を形成し、
所定のパターニングをすることによりゲートポリシリコ
ン（２．９）を形成する。次いでイオン打込みによりリ
ンを５×１０１５ｃｍ−２程度打込み、トランジスタの
ソースとドレインとなるリン拡散層（２．１０）を形成
し、高耐圧／低耐圧それぞれのトランジスタが形成され
る。
【０００６】以上のフローは、高耐圧部の電源電圧が３
０Ｖ程度のトランジスタの例を示したが、この半導体装
置が通常使用されるフラットパネルディスプレードライ
バでは、近年さらに高耐圧動作の要求が大きく、８０Ｖ
以上の耐圧を有する必要がある。
０Ｖ程度のトランジスタの例を示したが、この半導体装
置が通常使用されるフラットパネルディスプレードライ
バでは、近年さらに高耐圧動作の要求が大きく、８０Ｖ
以上の耐圧を有する必要がある。
【０００７】この場合、前記（ｂ）工程で示した第１ゲ
ート酸化膜は１１００℃，１２０分程度の熱処理により
２０００Å程度の膜厚で形成する必要がある。
ート酸化膜は１１００℃，１２０分程度の熱処理により
２０００Å程度の膜厚で形成する必要がある。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
方法では第１ゲート酸化膜を除去する工程においてフィ
ールド酸化膜層の表面部分もエッチングされ膜厚が薄く
なってしまう。たとえばこの除去工程の工程マージンを
２０〜３０％程度に設定したとすると３０Ｖ動作を行な
うトランジスタの場合１０８０〜１１７０Å，８０Ｖ動
作の場合２４００〜２６００Å程度の酸化膜エッチング
が行なわれ、その結果フィールド酸化膜厚はそれぞれ８
９２０〜８８３０Å及び７６００〜７４００Åとなって
しまう。このフィールド酸化膜層の薄膜化は、寄生トラ
ンジスタのフィールドＶＴ を低下させ、回路としての
正常動作の妨げとなってしまうし、トランジスタの耐圧
低下等の問題を発生させ技術的に満足できるものではな
かった。
方法では第１ゲート酸化膜を除去する工程においてフィ
ールド酸化膜層の表面部分もエッチングされ膜厚が薄く
なってしまう。たとえばこの除去工程の工程マージンを
２０〜３０％程度に設定したとすると３０Ｖ動作を行な
うトランジスタの場合１０８０〜１１７０Å，８０Ｖ動
作の場合２４００〜２６００Å程度の酸化膜エッチング
が行なわれ、その結果フィールド酸化膜厚はそれぞれ８
９２０〜８８３０Å及び７６００〜７４００Åとなって
しまう。このフィールド酸化膜層の薄膜化は、寄生トラ
ンジスタのフィールドＶＴ を低下させ、回路としての
正常動作の妨げとなってしまうし、トランジスタの耐圧
低下等の問題を発生させ技術的に満足できるものではな
かった。
【０００９】また、このフィールド酸化膜のエッチング
分をあらかじめフィールド酸化膜を厚くしておくことに
より、解決する方法も考えられるが、厚い酸化膜の形成
はその処理時間が長くなり、製造コストが増大する、フ
ィールド酸化時のＳｉ３ Ｎ４ 膜との応力による結晶
欠陥の発生等の問題が新らたに発生してしまい技術的に
満足できるものではなかった。
分をあらかじめフィールド酸化膜を厚くしておくことに
より、解決する方法も考えられるが、厚い酸化膜の形成
はその処理時間が長くなり、製造コストが増大する、フ
ィールド酸化時のＳｉ３ Ｎ４ 膜との応力による結晶
欠陥の発生等の問題が新らたに発生してしまい技術的に
満足できるものではなかった。
【００１０】この発明は、フィールド酸化膜の目減りを
なくし、かつ２種類のゲート膜を形成可能な半導体装置
の製造方法を提供することにより、高電圧での安定な動
作が可能な半導体装置を実現することを目的とする。
なくし、かつ２種類のゲート膜を形成可能な半導体装置
の製造方法を提供することにより、高電圧での安定な動
作が可能な半導体装置を実現することを目的とする。
【００１１】
【課題を解決するための手段】この発明は、半導体装置
の製造方法において、フィールド酸化膜形成工程におい
て耐酸化性の膜として使用されるＳｉ３ Ｎ４ 膜を利
用し、■ 該Ｓｉ３ Ｎ４ 膜を第１ゲート酸化膜形
成工程における耐酸化膜として使用する。
の製造方法において、フィールド酸化膜形成工程におい
て耐酸化性の膜として使用されるＳｉ３ Ｎ４ 膜を利
用し、■ 該Ｓｉ３ Ｎ４ 膜を第１ゲート酸化膜形
成工程における耐酸化膜として使用する。
【００１２】■ 該Ｓｉ３ Ｎ４ 膜を高耐圧トラン
ジスタのゲート絶縁膜として使用する。
ジスタのゲート絶縁膜として使用する。
【００１３】以上の２種類の方法を採ったものである。
【００１４】
【作用】本発明は前述のような方法としたため、酸化膜
のエッチング工程を必要とせずに、ゲート絶縁膜を２種
類形成することができるので、フィールド酸化膜の目減
りが発生しない。
のエッチング工程を必要とせずに、ゲート絶縁膜を２種
類形成することができるので、フィールド酸化膜の目減
りが発生しない。
【００１５】
【実施例】図１はこの発明の第１の実施例を示す工程断
面図である。以下、同図（ａ）〜（ｅ）の順に従って説
明する。
面図である。以下、同図（ａ）〜（ｅ）の順に従って説
明する。
【００１６】（ａ）Ｐ型半導体基板（１．１）の表面に
耐酸化性膜としてＣＶＤ法により厚さ２０００Å程度の
Ｓｉ３ Ｎ４ 膜（１．２）を形成し、通常の方法によ
り図に示すようにトランジスタのゲートとなる部分を除
去するようパターニングを行なう。次いで高耐圧トラン
ジスタのオフセット層となる領域にリンを１×１０１３
ｃｍ−２程度イオン注入し、図に示すリン打込層（１．
３）を形成する。
耐酸化性膜としてＣＶＤ法により厚さ２０００Å程度の
Ｓｉ３ Ｎ４ 膜（１．２）を形成し、通常の方法によ
り図に示すようにトランジスタのゲートとなる部分を除
去するようパターニングを行なう。次いで高耐圧トラン
ジスタのオフセット層となる領域にリンを１×１０１３
ｃｍ−２程度イオン注入し、図に示すリン打込層（１．
３）を形成する。
【００１７】（ｂ）次いで１０００℃，２００分程度の
Ｗｅｔ Ｏ２ 熱酸化を行ない、厚さ１μｍ 程度の
フィールド酸化膜（１．８）を形成する。次いで高耐圧
トランジスタのゲート部以外のＳｉ３ Ｎ４ 膜（１．
２）上にホトレジスト（１．４）を形成し、該ホトレジ
スト（１．４）をマスクにゲート部のＳｉ３ Ｎ４ 膜
（１．２）をエッチング除去する。
Ｗｅｔ Ｏ２ 熱酸化を行ない、厚さ１μｍ 程度の
フィールド酸化膜（１．８）を形成する。次いで高耐圧
トランジスタのゲート部以外のＳｉ３ Ｎ４ 膜（１．
２）上にホトレジスト（１．４）を形成し、該ホトレジ
スト（１．４）をマスクにゲート部のＳｉ３ Ｎ４ 膜
（１．２）をエッチング除去する。
【００１８】（ｃ）次いで該ホトレジスト（１．４）を
除去した後、１１００℃，１２０分程度のＤｒｙ Ｏ
２ 熱酸化を行ない、第１ゲート酸化膜（１．５）を形
成する。
除去した後、１１００℃，１２０分程度のＤｒｙ Ｏ
２ 熱酸化を行ない、第１ゲート酸化膜（１．５）を形
成する。
【００１９】（ｄ）次いで表面のＳｉ３ Ｎ４ 膜（１
．２）を全てエッチング除去した後、８５０℃，３０分
程度のＷｅｔ Ｏ２ 熱酸化を行ない４００Å程度の
第２ゲート酸化膜（１．６）を形成する。このとき同時
に高耐圧部の第１ゲート膜は２２００Å程度になる。（
１．９） （ｅ）次いでＣＶＤ法によりポリシリコン層を形成し、
所定のパターニングをすることによりゲートポリシリコ
ン（１．１０）を形成する。次いでイオン打込みにより
リンを５×１０１５ｃｍ−２程度打込むことにより、ト
ランジスタのソースとドレインとなるリン拡散層（１．
７）を形成することにより、ゲート酸化膜厚の異なる高
耐圧／低耐圧それぞれのトランジスタが完成する。図３
に、この発明の第２の実施例を示す。
．２）を全てエッチング除去した後、８５０℃，３０分
程度のＷｅｔ Ｏ２ 熱酸化を行ない４００Å程度の
第２ゲート酸化膜（１．６）を形成する。このとき同時
に高耐圧部の第１ゲート膜は２２００Å程度になる。（
１．９） （ｅ）次いでＣＶＤ法によりポリシリコン層を形成し、
所定のパターニングをすることによりゲートポリシリコ
ン（１．１０）を形成する。次いでイオン打込みにより
リンを５×１０１５ｃｍ−２程度打込むことにより、ト
ランジスタのソースとドレインとなるリン拡散層（１．
７）を形成することにより、ゲート酸化膜厚の異なる高
耐圧／低耐圧それぞれのトランジスタが完成する。図３
に、この発明の第２の実施例を示す。
【００２０】（ａ）Ｐ型半導体基板（３．１）の表面に
ＣＶＤ法により厚さ２０００Å程度のＳｉ３ Ｎ４ 膜
（３．２）を形成し、通常の方法により図に示すパター
ニングを行なう。次いで高耐圧トランジスタのオフセッ
ト層となる領域にリンを１×１０１３ｃｍ−２程度イオ
ン注入し、図に示すリン打込層（３．３）を形成する。
ＣＶＤ法により厚さ２０００Å程度のＳｉ３ Ｎ４ 膜
（３．２）を形成し、通常の方法により図に示すパター
ニングを行なう。次いで高耐圧トランジスタのオフセッ
ト層となる領域にリンを１×１０１３ｃｍ−２程度イオ
ン注入し、図に示すリン打込層（３．３）を形成する。
【００２１】（ｂ）次いで、１０００℃，２００分程度
のＷｅｔ Ｏ２ 熱処理を行ない、厚さ１μｍ 程度
のフィールド酸化膜（３．７）を形成する。次いで高耐
圧トランジスタのゲート部のＳｉ３ Ｎ４ 膜上にホト
レジスト（３．４）を形成し該ホトレジスト（３．４）
をマスクにゲート部以外のＳｉ３ Ｎ４ 膜（３．２）
をエッチング除去する。
のＷｅｔ Ｏ２ 熱処理を行ない、厚さ１μｍ 程度
のフィールド酸化膜（３．７）を形成する。次いで高耐
圧トランジスタのゲート部のＳｉ３ Ｎ４ 膜上にホト
レジスト（３．４）を形成し該ホトレジスト（３．４）
をマスクにゲート部以外のＳｉ３ Ｎ４ 膜（３．２）
をエッチング除去する。
【００２２】（ｃ）次いで該ホトレジスト（３．４）を
除去した後、８５０℃，３０分程度のＷｅｔ Ｏ２
熱酸化を行ない４００Å程度のゲート酸化膜（３．５）
を形成する。
除去した後、８５０℃，３０分程度のＷｅｔ Ｏ２
熱酸化を行ない４００Å程度のゲート酸化膜（３．５）
を形成する。
【００２３】（ｄ）次いで、ＣＶＤ法によりポリシリコ
ン層を形成し、所定のパターニングをすることにより、
ゲートポリシリコン（３．６）を形成する。次いでイオ
ン打込みにより、リンを５×１０１５ｃｍ−２程度打込
むことによりトランジスタのソースとドレインとなるリ
ン拡散層（３．７）を形成することにより厚いＳｉ３
Ｎ４ 膜をゲート絶縁膜とする高耐圧トランジスタと薄
い酸化膜をゲート絶縁膜とする低耐圧トランジスタが完
成する。
ン層を形成し、所定のパターニングをすることにより、
ゲートポリシリコン（３．６）を形成する。次いでイオ
ン打込みにより、リンを５×１０１５ｃｍ−２程度打込
むことによりトランジスタのソースとドレインとなるリ
ン拡散層（３．７）を形成することにより厚いＳｉ３
Ｎ４ 膜をゲート絶縁膜とする高耐圧トランジスタと薄
い酸化膜をゲート絶縁膜とする低耐圧トランジスタが完
成する。
【００２４】なお、本実施例は低耐圧トランジスタと高
耐圧トランジスタの製造に限定されるものではなく、２
種類以上の膜厚を有するＭＯＳトランジスタの絶縁膜の
形成、たとえばＥＰＲＯＭにおけるトンネル酸化膜等の
形成にも応用可能である。また第一の実施例は、フィー
ルド酸化膜形成後のホトレジスト形成工程から（ｃ）工
程内のゲート酸化膜形成までを複数回くりかえすことに
より３種類以上のゲート膜厚を形成可能である。
耐圧トランジスタの製造に限定されるものではなく、２
種類以上の膜厚を有するＭＯＳトランジスタの絶縁膜の
形成、たとえばＥＰＲＯＭにおけるトンネル酸化膜等の
形成にも応用可能である。また第一の実施例は、フィー
ルド酸化膜形成後のホトレジスト形成工程から（ｃ）工
程内のゲート酸化膜形成までを複数回くりかえすことに
より３種類以上のゲート膜厚を形成可能である。
【００２５】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、酸化膜のエッチング工程の必要がなく、ゲート
絶縁膜を２種類形成可能であるため、フィールド酸化膜
の目減りがなく、高電圧での動作が可能な半導体装置の
実現が可能となる。
よれば、酸化膜のエッチング工程の必要がなく、ゲート
絶縁膜を２種類形成可能であるため、フィールド酸化膜
の目減りがなく、高電圧での動作が可能な半導体装置の
実現が可能となる。
【図１】本発明の第１の実施例の工程断面図
【図２】従
来例の工程断面図
来例の工程断面図
【図３】本発明の第２の実施例の工程断面図
１．１，３．１ Ｐ型半導体基板１．２，３．２
Ｓｉ３ Ｎ４ 膜１．３，３．３ リン
打込層 １．４，３．４ ホトレジスト １．５，１．９ 第１ゲート酸化膜１．６
第２ゲート酸化膜 １．７，３．７ リン拡散層 １．１０，３．６ ゲートポリシリコン３．５
ゲート酸化膜
Ｓｉ３ Ｎ４ 膜１．３，３．３ リン
打込層 １．４，３．４ ホトレジスト １．５，１．９ 第１ゲート酸化膜１．６
第２ゲート酸化膜 １．７，３．７ リン拡散層 １．１０，３．６ ゲートポリシリコン３．５
ゲート酸化膜
Claims (2)
- 【請求項１】 高耐圧および低耐圧のための絶縁膜を
有する複数個のトランジスタを同一基板上に形成するＭ
ＯＳ型半導体装置の製造に当たって、（ａ）耐酸化性の
膜をパターニング形成し、それをマスクとしてフィール
ド酸化膜を形成する工程、（ｂ）次いで、高耐圧のＭＯ
Ｓ型トランジスタのゲートとなる部分の前記耐酸化性膜
を除去する工程、（ｃ）前記ＭＯＳ型トランジスタのゲ
ート部に酸化膜を形成する工程、（ｄ）次いで、前記以
外のトランジスタ部の耐酸化性膜を除去する工程、（ｅ
）その後、前記各トランジスタのゲート部にゲート酸化
膜を形成する工程、以上の工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 高耐圧および低耐圧のための絶縁膜を
有する複数個のトランジスタを同一基板上に形成するＭ
ＯＳ型半導体装置の製造に当たって、（ａ）耐酸化性の
膜をパターニング形成し、それをマスクとしてフィール
ド酸化膜を形成する工程、（ｂ）次いで、高耐圧のＭＯ
Ｓ型トランジスタのゲートとなる部分以外の前記耐酸化
性膜を除去する工程、（ｃ）前記除去した領域にゲート
酸化膜を形成する工程、以上の工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03061785A JP3107582B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03061785A JP3107582B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04297063A true JPH04297063A (ja) | 1992-10-21 |
| JP3107582B2 JP3107582B2 (ja) | 2000-11-13 |
Family
ID=13181092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03061785A Expired - Fee Related JP3107582B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107582B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559518B1 (en) | 1998-10-01 | 2003-05-06 | Matsushita Electric Industrial Co., Ltd. | MOS heterostructure, semiconductor device with the structure, and method for fabricating the semiconductor device |
| KR100399694B1 (ko) * | 2000-08-10 | 2003-09-29 | 산요덴키가부시키가이샤 | 절연 게이트형 반도체 장치 및 그 제조 방법 |
| US6759895B2 (en) | 2002-06-14 | 2004-07-06 | Nec Electronics Corporation | Data latch circuit having anti-fuse elements |
| JP2006278633A (ja) * | 2005-03-29 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7312124B2 (en) | 2004-06-09 | 2007-12-25 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2011071243A (ja) * | 2009-09-24 | 2011-04-07 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
-
1991
- 1991-03-26 JP JP03061785A patent/JP3107582B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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