JPH1154499A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1154499A JPH1154499A JP20574397A JP20574397A JPH1154499A JP H1154499 A JPH1154499 A JP H1154499A JP 20574397 A JP20574397 A JP 20574397A JP 20574397 A JP20574397 A JP 20574397A JP H1154499 A JPH1154499 A JP H1154499A
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Landscapes
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】
【課題】 高集積化が求められる機能領域と高電圧が印
加される周辺領域とに、異なる形状の素子分離膜を別工
程で形成するため、工程数が多い。 【解決手段】 半導体基板１１の第１領域１１ａ上と第
２領域１１ｂ上とにパッド酸化膜１２及び酸化防止膜１
３を下層から順に成膜する。第１領域１１ａのパッド酸
化膜１２及び酸化防止膜１３に第１酸化窓１５ａを形成
する。熱酸化法によって、第１酸化窓１５ａ底面に酸化
膜１６を成長させる。第２領域１１ｂにおけるパッド酸
化膜１２及び酸化防止膜１３に第２酸化窓１５ｂを形成
する。熱酸化法によって、第１酸化窓１５ａ底面の酸化
膜１６を成長させて第１素子分離膜１６ａを形成すると
共に、第２酸化窓１５ｂの底面に新たに成長させた酸化
膜からなる第２素子分離膜１６ｂを形成する。
加される周辺領域とに、異なる形状の素子分離膜を別工
程で形成するため、工程数が多い。 【解決手段】 半導体基板１１の第１領域１１ａ上と第
２領域１１ｂ上とにパッド酸化膜１２及び酸化防止膜１
３を下層から順に成膜する。第１領域１１ａのパッド酸
化膜１２及び酸化防止膜１３に第１酸化窓１５ａを形成
する。熱酸化法によって、第１酸化窓１５ａ底面に酸化
膜１６を成長させる。第２領域１１ｂにおけるパッド酸
化膜１２及び酸化防止膜１３に第２酸化窓１５ｂを形成
する。熱酸化法によって、第１酸化窓１５ａ底面の酸化
膜１６を成長させて第１素子分離膜１６ａを形成すると
共に、第２酸化窓１５ｂの底面に新たに成長させた酸化
膜からなる第２素子分離膜１６ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＯＣＯＳ法によ
る素子分離膜の形成を行う半導体装置の製造方法に関す
る。
る素子分離膜の形成を行う半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の高集積化及び高機能
化にともない、メモリセルのような微細な機能素子が高
い集積度で配置される内部領域では、ＬＯＣＯＳ（Loca
l Oxidation of Silicon）法によって形成される素子分
離膜のバズビークを小さくして素子間の間隔を狭くする
必要がある。ところが、電源素子のような高電圧が印加
される周辺素子が配置される周辺領域では、上記素子分
離膜のバーズビークをある程度の大きさに保つことで、
バーズビークによる段差底部での電界の集中によるトラ
ンジスタ特性の劣化やゲート酸化膜質の劣化の発生を防
止する必要がある。
化にともない、メモリセルのような微細な機能素子が高
い集積度で配置される内部領域では、ＬＯＣＯＳ（Loca
l Oxidation of Silicon）法によって形成される素子分
離膜のバズビークを小さくして素子間の間隔を狭くする
必要がある。ところが、電源素子のような高電圧が印加
される周辺素子が配置される周辺領域では、上記素子分
離膜のバーズビークをある程度の大きさに保つことで、
バーズビークによる段差底部での電界の集中によるトラ
ンジスタ特性の劣化やゲート酸化膜質の劣化の発生を防
止する必要がある。
【０００３】そこで、半導体装置の製造工程では、上記
のように異なる形状が要求される内部領域の素子分離膜
と周辺領域の素子分離膜とをそれぞれ別工程で形成して
いる。ここで、上記ＬＯＣＯＳ法による素子分離膜を形
成する場合には、以下のような各工程が行われる。すな
わち、半導体基板上にパッド酸化膜及び酸化防止膜を成
膜する工程、リソグラフィーによって形成したレジスト
パターンをマスクにして上記酸化防止膜及びパッド酸化
膜をエッチングして酸化窓を形成する工程、及び熱酸化
法によって半導体基板の表面に素子分離膜となる酸化膜
を成長させる工程である。このため、上述のように機能
回路の高集積化が進んだ半導体装置の製造工程では、例
えば上記手順で周辺領域の素子分離膜を形成した後に、
上記酸化防止膜及びパッド酸化膜を除去する工程を行
い、その後新たに上記手順を繰り返すことで内部領域の
素子分離膜を形成している。
のように異なる形状が要求される内部領域の素子分離膜
と周辺領域の素子分離膜とをそれぞれ別工程で形成して
いる。ここで、上記ＬＯＣＯＳ法による素子分離膜を形
成する場合には、以下のような各工程が行われる。すな
わち、半導体基板上にパッド酸化膜及び酸化防止膜を成
膜する工程、リソグラフィーによって形成したレジスト
パターンをマスクにして上記酸化防止膜及びパッド酸化
膜をエッチングして酸化窓を形成する工程、及び熱酸化
法によって半導体基板の表面に素子分離膜となる酸化膜
を成長させる工程である。このため、上述のように機能
回路の高集積化が進んだ半導体装置の製造工程では、例
えば上記手順で周辺領域の素子分離膜を形成した後に、
上記酸化防止膜及びパッド酸化膜を除去する工程を行
い、その後新たに上記手順を繰り返すことで内部領域の
素子分離膜を形成している。
【０００４】
【発明が解決しようとする課題】しかし、上記半導体装
置の形成方法では、上述のように内部領域の素子分離領
域と周辺領域の素子分離領域とをそれぞれ完全に別工程
で形成していることから、パッド酸化膜及び酸化防止膜
の成膜工程や熱酸化の工程を２回ずつ行う必要があり、
素子分離領域の形成工程数が多いと言う課題があった。
置の形成方法では、上述のように内部領域の素子分離領
域と周辺領域の素子分離領域とをそれぞれ完全に別工程
で形成していることから、パッド酸化膜及び酸化防止膜
の成膜工程や熱酸化の工程を２回ずつ行う必要があり、
素子分離領域の形成工程数が多いと言う課題があった。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体装置の製造方法は、ＬＯＣＯＳ法によ
る素子分離領域の形成を行う半導体装置の製造方法であ
る。そして、請求項１に係わる半導体装置の製造方法で
は、形状の異なる第１素子分離膜と第２素子分離膜とを
形成する際に、先ず第１素子分離膜を形成するための第
１酸化窓をパッド酸化膜及び酸化防止膜に形成して熱酸
化をう。次に、第２素子分離膜を形成するための第２酸
化窓を同一のパッド酸化膜及び酸化防止膜に形成した
後、第１酸化窓及び第２酸化窓の底面に熱酸化を行うよ
うにした。
の本発明の半導体装置の製造方法は、ＬＯＣＯＳ法によ
る素子分離領域の形成を行う半導体装置の製造方法であ
る。そして、請求項１に係わる半導体装置の製造方法で
は、形状の異なる第１素子分離膜と第２素子分離膜とを
形成する際に、先ず第１素子分離膜を形成するための第
１酸化窓をパッド酸化膜及び酸化防止膜に形成して熱酸
化をう。次に、第２素子分離膜を形成するための第２酸
化窓を同一のパッド酸化膜及び酸化防止膜に形成した
後、第１酸化窓及び第２酸化窓の底面に熱酸化を行うよ
うにした。
【０００６】上記請求項１に係わる方法では、第１酸化
窓の底面層に対してのみ複数回の熱酸化処理が施される
ことで、各酸化窓を同一のパッド酸化膜及び酸化防止膜
に形成しても、それぞれの酸化窓の底面には異なる膜厚
の素子分離膜が形成される。このため、形状の異なる第
１素子分離膜と第２素子分離膜とを形成する際のパッド
酸化膜及び酸化防止膜の成膜工程が１回に削減される。
窓の底面層に対してのみ複数回の熱酸化処理が施される
ことで、各酸化窓を同一のパッド酸化膜及び酸化防止膜
に形成しても、それぞれの酸化窓の底面には異なる膜厚
の素子分離膜が形成される。このため、形状の異なる第
１素子分離膜と第２素子分離膜とを形成する際のパッド
酸化膜及び酸化防止膜の成膜工程が１回に削減される。
【０００７】また、上記請求項１においては、第４工程
と第５工程との間に、上記第２酸化窓底面の半導体基板
の表面層のみをエッチングし、半導体基板の表面に溝を
形成しても良い。このようにした場合には、溝が形成さ
れた半導体基板の表面層に第２素子分離膜が形成される
ことになり、この第２素子分離膜の表面段差が小さくな
る。
と第５工程との間に、上記第２酸化窓底面の半導体基板
の表面層のみをエッチングし、半導体基板の表面に溝を
形成しても良い。このようにした場合には、溝が形成さ
れた半導体基板の表面層に第２素子分離膜が形成される
ことになり、この第２素子分離膜の表面段差が小さくな
る。
【０００８】また、請求項３または請求項４に係わる半
導体装置の製造方法では、形状の異なる第１素子分離膜
と第２素子分離膜とを形成する際に、各酸化窓を同一の
パッド酸化膜及び酸化防止膜に形成し、かつ一方の酸化
窓底面の半導体基板の表面にのみ溝を形成した後に、両
方の酸化窓の底面に熱酸化を行うようにした。
導体装置の製造方法では、形状の異なる第１素子分離膜
と第２素子分離膜とを形成する際に、各酸化窓を同一の
パッド酸化膜及び酸化防止膜に形成し、かつ一方の酸化
窓底面の半導体基板の表面にのみ溝を形成した後に、両
方の酸化窓の底面に熱酸化を行うようにした。
【０００９】上記請求項３または請求項４に係わる方法
では、一方の酸化窓底面の半導体基板の表面にのみ溝を
形成して熱酸化を行うことで、各酸化窓を同一のパッド
酸化膜及び酸化防止膜に形成しても、それぞれの酸化窓
にはバーズビークの異なる素子分離膜が形成される。こ
のため、形状の異なる第１素子分離膜と第２素子分離膜
とを形成する際のパッド酸化膜及び酸化防止膜の成膜工
程が１回に削減される。
では、一方の酸化窓底面の半導体基板の表面にのみ溝を
形成して熱酸化を行うことで、各酸化窓を同一のパッド
酸化膜及び酸化防止膜に形成しても、それぞれの酸化窓
にはバーズビークの異なる素子分離膜が形成される。こ
のため、形状の異なる第１素子分離膜と第２素子分離膜
とを形成する際のパッド酸化膜及び酸化防止膜の成膜工
程が１回に削減される。
【００１０】さらに、請求項５〜請求項７に係わる半導
体装置の製造方法では、形状の異なる第１素子分離膜と
第２素子分離膜とを形成する際に、先ず異なる膜厚のパ
ッド酸化膜や酸化防止膜を同一の半導体基板上に形成す
る。その後、これらのパッド酸化膜や酸化防止膜に設け
られる第１酸化窓と第２酸化窓との形成工程と、これら
の酸化窓の底面に上記各素子分離膜を形成するための熱
酸化の工程とを同一工程で行うようにした。
体装置の製造方法では、形状の異なる第１素子分離膜と
第２素子分離膜とを形成する際に、先ず異なる膜厚のパ
ッド酸化膜や酸化防止膜を同一の半導体基板上に形成す
る。その後、これらのパッド酸化膜や酸化防止膜に設け
られる第１酸化窓と第２酸化窓との形成工程と、これら
の酸化窓の底面に上記各素子分離膜を形成するための熱
酸化の工程とを同一工程で行うようにした。
【００１１】上記請求項５〜請求項７に係わる方法で
は、パッド酸化膜の膜厚や酸化防止膜の膜厚が異なるこ
とで、各膜厚部分に形成された各酸化窓の底面に対して
同一の熱酸化を行っても、それぞれの酸化窓にはバーズ
ビークの大きさが異なる素子分離膜が形成される。この
ため、形状の異なる第１素子分離膜と第２素子分離膜と
を形成する際の各酸化窓の形成工程及び熱酸化の工程が
１回に削減される。
は、パッド酸化膜の膜厚や酸化防止膜の膜厚が異なるこ
とで、各膜厚部分に形成された各酸化窓の底面に対して
同一の熱酸化を行っても、それぞれの酸化窓にはバーズ
ビークの大きさが異なる素子分離膜が形成される。この
ため、形状の異なる第１素子分離膜と第２素子分離膜と
を形成する際の各酸化窓の形成工程及び熱酸化の工程が
１回に削減される。
【００１２】
【発明の実施の形態】以下、本発明を適用した各実施の
形態を図面に基づいて説明する。尚、各実施の形態で共
通する構成要素には同一の符号を付し、重複する説明は
省略する。
形態を図面に基づいて説明する。尚、各実施の形態で共
通する構成要素には同一の符号を付し、重複する説明は
省略する。
【００１３】（第１実施形態）図１は、請求項１記載の
発明を適用した第１実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第１実施形態の方法を説明する。先ず、第１工程で
は、図１（１）に示すように、例えば単結晶シリコンか
らなる半導体基板１１を用意する。この半導体基板１１
は、その表面側に第１領域１１ａと第２領域１２ｂとが
設けられている。そして、このような半導体基板１１上
に、酸化シリコンからなるパッド酸化膜１２を成膜し、
このパッド酸化膜１２上に窒化シリコンからなる酸化防
止膜１３を成膜する。
発明を適用した第１実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第１実施形態の方法を説明する。先ず、第１工程で
は、図１（１）に示すように、例えば単結晶シリコンか
らなる半導体基板１１を用意する。この半導体基板１１
は、その表面側に第１領域１１ａと第２領域１２ｂとが
設けられている。そして、このような半導体基板１１上
に、酸化シリコンからなるパッド酸化膜１２を成膜し、
このパッド酸化膜１２上に窒化シリコンからなる酸化防
止膜１３を成膜する。
【００１４】次に、第２工程では、図１（２）に示すよ
うに、リソグラフィー技術によって酸化防止膜１３上に
レジストパターン１４を形成する。このレジストパター
ン１４は、第１領域１１ａの素子分離膜形成部分に対応
する開口パターンを有するものである。次に、このレジ
ストパターン１４をマスク用いて酸化防止膜１３及びパ
ッド酸化膜１２のエッチングを行い、これによって第１
領域１１ａにおける酸化防止膜１３及びパッド酸化膜１
２に、半導体基板１１にまで達する第１酸化窓１５ａを
パターン形成する。
うに、リソグラフィー技術によって酸化防止膜１３上に
レジストパターン１４を形成する。このレジストパター
ン１４は、第１領域１１ａの素子分離膜形成部分に対応
する開口パターンを有するものである。次に、このレジ
ストパターン１４をマスク用いて酸化防止膜１３及びパ
ッド酸化膜１２のエッチングを行い、これによって第１
領域１１ａにおける酸化防止膜１３及びパッド酸化膜１
２に、半導体基板１１にまで達する第１酸化窓１５ａを
パターン形成する。
【００１５】次いで、第３工程では、図１（３）に示す
ように、上記レジストパターン（１４）を除去した後、
熱酸化法によって第１酸化窓１５ａの底面に露出する半
導体基板１１の表面層部分を選択的に酸化させる。ここ
では、酸化防止膜１３をマスクにして９００℃〜１１０
０℃で熱酸化処理を行い、半導体基板１１の表面層に４
００ｎｍ〜５００ｎｍ程度の膜厚の酸化膜１６を成長さ
せる。
ように、上記レジストパターン（１４）を除去した後、
熱酸化法によって第１酸化窓１５ａの底面に露出する半
導体基板１１の表面層部分を選択的に酸化させる。ここ
では、酸化防止膜１３をマスクにして９００℃〜１１０
０℃で熱酸化処理を行い、半導体基板１１の表面層に４
００ｎｍ〜５００ｎｍ程度の膜厚の酸化膜１６を成長さ
せる。
【００１６】その後、第４工程では、図１（４）に示す
ように、酸化防止膜１３上に新たにレジストパターン１
７を形成する。このレジストパターン１７は、上記第１
酸化窓１５ａ内を埋め込みかつ第２領域１１ｂの素子分
離膜形成部分に対応する開口パターンを有するものであ
る。次に、このレジストパターン１７をマスク用いて酸
化防止膜１３及びパッド酸化膜１２のエッチングを行
い、これによって第２領域１１ｂにおける酸化防止膜１
３及びパッド酸化膜１２に、半導体基板１１にまで達す
る第２酸化窓１５ｂをパターン形成する。
ように、酸化防止膜１３上に新たにレジストパターン１
７を形成する。このレジストパターン１７は、上記第１
酸化窓１５ａ内を埋め込みかつ第２領域１１ｂの素子分
離膜形成部分に対応する開口パターンを有するものであ
る。次に、このレジストパターン１７をマスク用いて酸
化防止膜１３及びパッド酸化膜１２のエッチングを行
い、これによって第２領域１１ｂにおける酸化防止膜１
３及びパッド酸化膜１２に、半導体基板１１にまで達す
る第２酸化窓１５ｂをパターン形成する。
【００１７】次に、第５工程では、図１（５）に示すよ
うに、上記レジストパターン（１７）を除去した後、９
００℃〜１１００℃の温度で２回目の熱酸化処理を行
う。これによって、第１酸化窓１５ａ底面の酸化膜１６
を４５０ｎｍ〜６００ｎｍ程度の膜厚にまでさらに成長
させ、第１領域１１ａにさらに成長させた酸化膜１６か
らなる第１素子分離膜１６ａを形成する。これと共に、
第２酸化窓１５ｂの底面に新たに２５０ｎｍ〜４００ｎ
ｍ程度の膜厚の酸化膜を成長させ、第２領域１１ｂに新
たに成長させた酸化膜からなる第２素子分離膜１６ｂを
形成する。
うに、上記レジストパターン（１７）を除去した後、９
００℃〜１１００℃の温度で２回目の熱酸化処理を行
う。これによって、第１酸化窓１５ａ底面の酸化膜１６
を４５０ｎｍ〜６００ｎｍ程度の膜厚にまでさらに成長
させ、第１領域１１ａにさらに成長させた酸化膜１６か
らなる第１素子分離膜１６ａを形成する。これと共に、
第２酸化窓１５ｂの底面に新たに２５０ｎｍ〜４００ｎ
ｍ程度の膜厚の酸化膜を成長させ、第２領域１１ｂに新
たに成長させた酸化膜からなる第２素子分離膜１６ｂを
形成する。
【００１８】以上の方法によれば、第１酸化窓１５ａの
底面に対しては２回の酸化処理が行われるのに対して、
第２酸化窓１５ｂの底面に対しては１回の酸化処理のみ
が行われる。このため、第１領域１１ａに形成される第
１素子分離膜１６ａは、第２領域１１ｂに形成される第
２素子分離膜１６ｂよりも膜厚が厚く、これによって第
２素子分離膜１６ｂよりもバーズビークの大きいものに
なる。したがって、第１領域１１ａには、高電圧が印加
される周辺素子の分離に適するバーズビークの大きい第
１素子分離膜１６ａが形成されることになる。一方、第
２領域１１ｂには、微細化された機能素子の高集積化を
妨げることのないバーズビークの小さい第２素子分離膜
１６ｂが形成されることになる。しかも、第１領域１１
ａに配置される第１素子分離膜１６ａの膜厚は、第２素
子分離膜１６ｂの膜厚よりも厚いことから、この第１素
子分離膜１６ａは高電圧が印加される周辺素子を確実に
分離するものになる。
底面に対しては２回の酸化処理が行われるのに対して、
第２酸化窓１５ｂの底面に対しては１回の酸化処理のみ
が行われる。このため、第１領域１１ａに形成される第
１素子分離膜１６ａは、第２領域１１ｂに形成される第
２素子分離膜１６ｂよりも膜厚が厚く、これによって第
２素子分離膜１６ｂよりもバーズビークの大きいものに
なる。したがって、第１領域１１ａには、高電圧が印加
される周辺素子の分離に適するバーズビークの大きい第
１素子分離膜１６ａが形成されることになる。一方、第
２領域１１ｂには、微細化された機能素子の高集積化を
妨げることのないバーズビークの小さい第２素子分離膜
１６ｂが形成されることになる。しかも、第１領域１１
ａに配置される第１素子分離膜１６ａの膜厚は、第２素
子分離膜１６ｂの膜厚よりも厚いことから、この第１素
子分離膜１６ａは高電圧が印加される周辺素子を確実に
分離するものになる。
【００１９】上記第１実施形態の方法では、第１素子分
離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパ
ッド酸化膜１２及び酸化防止膜１３が用いられている。
このため、異なる形状の第１素子分離膜１６ａと第２素
子分離膜１６ｂとを従来方法で形成する場合と比較し
て、パッド酸化膜１２及び酸化防止膜１３の除去工程と
パッド酸化膜１２及び酸化防止膜１３の成膜工程とを減
らすことが可能になる。
離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパ
ッド酸化膜１２及び酸化防止膜１３が用いられている。
このため、異なる形状の第１素子分離膜１６ａと第２素
子分離膜１６ｂとを従来方法で形成する場合と比較し
て、パッド酸化膜１２及び酸化防止膜１３の除去工程と
パッド酸化膜１２及び酸化防止膜１３の成膜工程とを減
らすことが可能になる。
【００２０】（第２実施形態）図２は、請求項２記載の
発明を適用した第２実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第２実施形態を説明する。ここでは、先ず上記第１実
施形態と同様に図１（１）を用いて説明した第１工程か
ら図１（４）を用いて説明した第４工程までを行い、半
導体基板１１の第２領域１１ｂに第２酸化窓１５ｂを形
成する。その後、図２（１）に示すように、第２酸化窓
１５ｂの形成に用いたレジストパターン１７をマスクに
して、この第２酸化窓１５ｂ底面の半導体基板１１の表
面層をエッチングする。これによって、半導体基板１１
の表面に深さ１００ｎｍ〜３００ｎｍ程度の溝ｈを形成
する。
発明を適用した第２実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第２実施形態を説明する。ここでは、先ず上記第１実
施形態と同様に図１（１）を用いて説明した第１工程か
ら図１（４）を用いて説明した第４工程までを行い、半
導体基板１１の第２領域１１ｂに第２酸化窓１５ｂを形
成する。その後、図２（１）に示すように、第２酸化窓
１５ｂの形成に用いたレジストパターン１７をマスクに
して、この第２酸化窓１５ｂ底面の半導体基板１１の表
面層をエッチングする。これによって、半導体基板１１
の表面に深さ１００ｎｍ〜３００ｎｍ程度の溝ｈを形成
する。
【００２１】そして、次の第５工程では、図２（２）に
示すように、上記レジストパターン（１７）を除去した
後、９００℃〜１１００℃の温度で２回目の熱酸化処理
を行う。この第５工程は、上記第１実施形態で図１
（５）を用いて説明したと同様に行うこととする。
示すように、上記レジストパターン（１７）を除去した
後、９００℃〜１１００℃の温度で２回目の熱酸化処理
を行う。この第５工程は、上記第１実施形態で図１
（５）を用いて説明したと同様に行うこととする。
【００２２】以上の方法によれば、溝ｈが形成された半
導体基板１１の表面層を酸化成長させて第２素子分離膜
１６ｂが形成されることから、第１実施形態と比較して
第２素子分離膜１６ｂの表面段差が小さくなり、これに
よって第２素子分離膜１６ｂのバーズビークをさらに小
さく抑えることができる。しかも、上記溝ｈの形成は、
第２酸化窓１５ｂを形成するためのエッチングと連続し
て行われるため、第１実施形態に対して製造工程が特別
に増加することはない。
導体基板１１の表面層を酸化成長させて第２素子分離膜
１６ｂが形成されることから、第１実施形態と比較して
第２素子分離膜１６ｂの表面段差が小さくなり、これに
よって第２素子分離膜１６ｂのバーズビークをさらに小
さく抑えることができる。しかも、上記溝ｈの形成は、
第２酸化窓１５ｂを形成するためのエッチングと連続し
て行われるため、第１実施形態に対して製造工程が特別
に増加することはない。
【００２３】（第３実施形態）図３は、請求項３記載の
発明を適用した第３実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第３実施形態を説明する。ここでは、先ず第１工程か
ら第３工程までを、上記第１実施形態で図１（１）を用
いて説明した第１工程から図１（３）を用いて説明した
第３工程までと同様に行い、半導体基板１１における第
１領域１１ａに酸化膜１６を形成する。ただし、酸化膜
１６の膜厚は、１００ｎｍ〜３００ｎｍ程度とする。
発明を適用した第３実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第３実施形態を説明する。ここでは、先ず第１工程か
ら第３工程までを、上記第１実施形態で図１（１）を用
いて説明した第１工程から図１（３）を用いて説明した
第３工程までと同様に行い、半導体基板１１における第
１領域１１ａに酸化膜１６を形成する。ただし、酸化膜
１６の膜厚は、１００ｎｍ〜３００ｎｍ程度とする。
【００２４】その後、第４工程では、図３（１）に示す
ように、酸化防止膜１３をマスクにして第１酸化窓１５
ａの底面の酸化膜１６をエッチング除去し、半導体基板
１１の表面に溝ｈを形成する。
ように、酸化防止膜１３をマスクにして第１酸化窓１５
ａの底面の酸化膜１６をエッチング除去し、半導体基板
１１の表面に溝ｈを形成する。
【００２５】次の第５工程では、図３（２）に示すよう
に、酸化防止膜１３上に新たにレジストパターン３１を
形成する。このレジストパターン３１は、上記第１酸化
窓１５ａ内を埋め込みかつ第２領域１１ｂの素子分離膜
形成部分に対応する開口パターンを有するものである。
次に、このレジストパターン３１をマスク用いて酸化防
止膜１３及びパッド酸化膜１２のエッチングを行い、こ
れによって第２領域１１ｂにおける酸化防止膜１３及び
パッド酸化膜１２に、半導体基板１１にまで達する第２
酸化窓１５ｂをパターン形成する。
に、酸化防止膜１３上に新たにレジストパターン３１を
形成する。このレジストパターン３１は、上記第１酸化
窓１５ａ内を埋め込みかつ第２領域１１ｂの素子分離膜
形成部分に対応する開口パターンを有するものである。
次に、このレジストパターン３１をマスク用いて酸化防
止膜１３及びパッド酸化膜１２のエッチングを行い、こ
れによって第２領域１１ｂにおける酸化防止膜１３及び
パッド酸化膜１２に、半導体基板１１にまで達する第２
酸化窓１５ｂをパターン形成する。
【００２６】その後、第６工程では、図３（３）に示す
ように、上記レジストパターン（３１）を除去した後、
９００℃〜１１００℃の温度で２回目の熱酸化処理を行
う。これによって、第１酸化窓１５ａ及び第２酸化窓１
５ｂの底面層を酸化させ、第１領域１１ａに酸化膜から
なる第１素子分離膜１６ａを形成すると共に、第２領域
１１ｂに酸化膜からなる第２素子分離膜１６ｂを形成す
る。これらの素子分離膜１６ａ，１６ｂの膜厚は、４０
０ｎｍ〜６００ｎｍ程度に成長させる。
ように、上記レジストパターン（３１）を除去した後、
９００℃〜１１００℃の温度で２回目の熱酸化処理を行
う。これによって、第１酸化窓１５ａ及び第２酸化窓１
５ｂの底面層を酸化させ、第１領域１１ａに酸化膜から
なる第１素子分離膜１６ａを形成すると共に、第２領域
１１ｂに酸化膜からなる第２素子分離膜１６ｂを形成す
る。これらの素子分離膜１６ａ，１６ｂの膜厚は、４０
０ｎｍ〜６００ｎｍ程度に成長させる。
【００２７】以上の方法によれば、溝ｈが形成された半
導体基板１１の表面層を酸化成長させて第１素子分離膜
１６ａが形成されることから、第２素子分離膜１６ｂよ
りも第１素子分離膜１６ａの表面段差が小さくなり、こ
れによって第２素子分離膜１６ｂよりもバーズビークが
小さく抑えられた第１素子分離膜１６ａが得られる。こ
のため、第１領域１１ａには、微細化された機能素子の
高集積化を妨げることのないバーズビークの小さい第１
素子分離膜１６ａが形成されることになる。一方、第２
領域１１ｂには、高電圧が印加される周辺素子の分離に
適するバーズビークの大きい第２素子分離膜１６ｂが形
成されることになる。
導体基板１１の表面層を酸化成長させて第１素子分離膜
１６ａが形成されることから、第２素子分離膜１６ｂよ
りも第１素子分離膜１６ａの表面段差が小さくなり、こ
れによって第２素子分離膜１６ｂよりもバーズビークが
小さく抑えられた第１素子分離膜１６ａが得られる。こ
のため、第１領域１１ａには、微細化された機能素子の
高集積化を妨げることのないバーズビークの小さい第１
素子分離膜１６ａが形成されることになる。一方、第２
領域１１ｂには、高電圧が印加される周辺素子の分離に
適するバーズビークの大きい第２素子分離膜１６ｂが形
成されることになる。
【００２８】上記第３実施形態の方法では、上記第１実
施形態と同様に、第１素子分離膜１６ａと第２素子分離
膜１６ｂとの形成に同一のパッド酸化膜１２及び酸化防
止膜１３が用いられている。このため、異なる形状の第
１素子分離膜１６ａと第２素子分離膜１６ｂと従来方法
で形成する場合と比較して、パッド酸化膜１２及び酸化
防止膜１３の除去工程とパッド酸化膜１２及び酸化防止
膜１３の成膜工程とを減らすことが可能になる。
施形態と同様に、第１素子分離膜１６ａと第２素子分離
膜１６ｂとの形成に同一のパッド酸化膜１２及び酸化防
止膜１３が用いられている。このため、異なる形状の第
１素子分離膜１６ａと第２素子分離膜１６ｂと従来方法
で形成する場合と比較して、パッド酸化膜１２及び酸化
防止膜１３の除去工程とパッド酸化膜１２及び酸化防止
膜１３の成膜工程とを減らすことが可能になる。
【００２９】しかも、上記溝ｈの形成は、半導体基板１
１の表面層に成長させた酸化膜１６のエッチング除去に
よって行われるため、第２実施形態と比較して溝ｈの深
さの制御を酸化膜１６の成膜膜厚によって高精度に行う
ことができる。さらに、溝ｈのエッジが滑らかになるた
め、第１素子分離膜１６ａのエッジが滑らかになり、こ
の部分に生じる応力を小さく抑えることができる。ま
た、第１素子分離膜１６ａ及び第２素子分離膜１６ｂと
もに１回の熱酸化で形成されることから、膜厚の制御が
容易になる。
１の表面層に成長させた酸化膜１６のエッチング除去に
よって行われるため、第２実施形態と比較して溝ｈの深
さの制御を酸化膜１６の成膜膜厚によって高精度に行う
ことができる。さらに、溝ｈのエッジが滑らかになるた
め、第１素子分離膜１６ａのエッジが滑らかになり、こ
の部分に生じる応力を小さく抑えることができる。ま
た、第１素子分離膜１６ａ及び第２素子分離膜１６ｂと
もに１回の熱酸化で形成されることから、膜厚の制御が
容易になる。
【００３０】（第４実施形態）図４は、請求項４記載の
発明を適用した半導体装置の製造方法を説明するための
断面工程図であり、以下にこの図を用いて第４実施形態
を説明する。先ず、第１工程では、図４（１）に示すよ
うに、半導体基板１１上にパッド酸化膜１２及び酸化防
止膜１３を成膜する。この工程は、第１実施形態の第１
工程と同様に行う。
発明を適用した半導体装置の製造方法を説明するための
断面工程図であり、以下にこの図を用いて第４実施形態
を説明する。先ず、第１工程では、図４（１）に示すよ
うに、半導体基板１１上にパッド酸化膜１２及び酸化防
止膜１３を成膜する。この工程は、第１実施形態の第１
工程と同様に行う。
【００３１】次に、第２工程では、図４（２）に示すよ
うに、リソグラフィー技術によって酸化防止膜１３上に
レジストパターン４１を形成する。このレジストパター
ン４１は、第１領域１１ａ及び第２領域１１ｂの素子分
離膜形成部分に対応する開口パターンを有するものであ
る。次いで、このレジストパターン４１をマスク用いて
酸化防止膜１３及びパッド酸化膜１２のエッチングを行
い、これによって第１領域１１ａにおける酸化防止膜１
３及びパッド酸化膜１２に半導体基板１１にまで達する
第１酸化窓１５ａを形成し、これと同時に第２領域１１
ｂにおける酸化防止膜１３及びパッド酸化膜１２に半導
体基板１１にまで達する第２酸化窓１５ｂを形成する。
うに、リソグラフィー技術によって酸化防止膜１３上に
レジストパターン４１を形成する。このレジストパター
ン４１は、第１領域１１ａ及び第２領域１１ｂの素子分
離膜形成部分に対応する開口パターンを有するものであ
る。次いで、このレジストパターン４１をマスク用いて
酸化防止膜１３及びパッド酸化膜１２のエッチングを行
い、これによって第１領域１１ａにおける酸化防止膜１
３及びパッド酸化膜１２に半導体基板１１にまで達する
第１酸化窓１５ａを形成し、これと同時に第２領域１１
ｂにおける酸化防止膜１３及びパッド酸化膜１２に半導
体基板１１にまで達する第２酸化窓１５ｂを形成する。
【００３２】その後、第３工程では、図４（３）に示す
ように、上記レジストパターン（４１）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜５００ｎｍの酸化膜１６を成長させ
る。
ように、上記レジストパターン（４１）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜５００ｎｍの酸化膜１６を成長させ
る。
【００３３】次に、第４工程では、図４（４）に示すよ
うに、第１領域１１ａ上を覆うレジストパターン４２を
半導体基板１１上に形成する。そして、このレジストパ
ターン４２及び酸化防止膜１３をマスクに用いて、第２
領域１１ｂの第２酸化窓１５ｂ底面における酸化膜１６
のみをエッチング除去する。これによって、第２酸化窓
１５ｂ底面における半導体基板１１表面に溝ｈを形成す
る。
うに、第１領域１１ａ上を覆うレジストパターン４２を
半導体基板１１上に形成する。そして、このレジストパ
ターン４２及び酸化防止膜１３をマスクに用いて、第２
領域１１ｂの第２酸化窓１５ｂ底面における酸化膜１６
のみをエッチング除去する。これによって、第２酸化窓
１５ｂ底面における半導体基板１１表面に溝ｈを形成す
る。
【００３４】その後、第５工程では、図４（５）に示す
ように、上記レジストパターン（４２）を除去した後、
９００℃〜１１００℃の温度で２回目の熱酸化処理を行
う。これによって、第１酸化窓１５ａ底面の酸化膜１６
を４５０ｎｍ〜６００ｎｍ程度の膜厚にまでさらに成長
させ、第１領域１１ａにさらに成長させた酸化膜１６か
らなる第１素子分離膜１６ａを形成する。これと共に、
第２酸化窓１５ｂの底面に新たに２５０ｎｍ〜４００ｎ
ｍ程度の膜厚の酸化膜を成長させ、第２領域１１ｂに新
たに成長させた酸化膜からなる第２素子分離膜１６ｂを
形成する。
ように、上記レジストパターン（４２）を除去した後、
９００℃〜１１００℃の温度で２回目の熱酸化処理を行
う。これによって、第１酸化窓１５ａ底面の酸化膜１６
を４５０ｎｍ〜６００ｎｍ程度の膜厚にまでさらに成長
させ、第１領域１１ａにさらに成長させた酸化膜１６か
らなる第１素子分離膜１６ａを形成する。これと共に、
第２酸化窓１５ｂの底面に新たに２５０ｎｍ〜４００ｎ
ｍ程度の膜厚の酸化膜を成長させ、第２領域１１ｂに新
たに成長させた酸化膜からなる第２素子分離膜１６ｂを
形成する。
【００３５】以上のようにして、第１領域１１ａには２
回の熱酸化によって第１素子分離膜１６ａが形成され、
第２領域１１ｂには１回の熱酸化によって第１素子分離
膜１６ａよりも薄い膜厚の第２素子分離膜１６ｂが形成
される。しかも、第２素子分離膜１６ｂは、溝ｈが形成
された半導体基板１１の表面層を酸化成長させて形成し
たものであることから、この第２素子分離膜１６ｂは、
第１実施形態で形成した第２素子分離膜１６ｂよりもさ
らにバーズビークの小さいものになる。このため、第１
領域１１ａには、高電圧が印加される周辺素子の分離に
適するバーズビークの大きい第１素子分離膜１６ａが形
成され、第２領域１１ｂには、微細化された機能素子の
高集積化を妨げないようなバーズビークの小さい第２素
子分離膜１６ｂが形成されることになる。しかも、第１
領域１１ａに配置される第１素子分離膜１６ａの膜厚
は、第２素子分離膜１６ｂの膜厚よりも厚いことから、
この第１素子分離膜１６ａは高電圧が印加される周辺素
子を確実に分離するものになる。
回の熱酸化によって第１素子分離膜１６ａが形成され、
第２領域１１ｂには１回の熱酸化によって第１素子分離
膜１６ａよりも薄い膜厚の第２素子分離膜１６ｂが形成
される。しかも、第２素子分離膜１６ｂは、溝ｈが形成
された半導体基板１１の表面層を酸化成長させて形成し
たものであることから、この第２素子分離膜１６ｂは、
第１実施形態で形成した第２素子分離膜１６ｂよりもさ
らにバーズビークの小さいものになる。このため、第１
領域１１ａには、高電圧が印加される周辺素子の分離に
適するバーズビークの大きい第１素子分離膜１６ａが形
成され、第２領域１１ｂには、微細化された機能素子の
高集積化を妨げないようなバーズビークの小さい第２素
子分離膜１６ｂが形成されることになる。しかも、第１
領域１１ａに配置される第１素子分離膜１６ａの膜厚
は、第２素子分離膜１６ｂの膜厚よりも厚いことから、
この第１素子分離膜１６ａは高電圧が印加される周辺素
子を確実に分離するものになる。
【００３６】上記第４実施形態の方法では、第１素子分
離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパ
ッド酸化膜１２及び酸化防止膜１３が用いられている。
しかも、高い合わせ精度が要求される第１酸化窓１５ａ
の形成と第２酸化窓１５ｂの形成とが同一工程で行われ
る。このため、異なる形状の第１素子分離膜１６ａと第
２素子分離膜１６ｂと従来方法で形成する場合と比較し
て、パッド酸化膜１２及び酸化防止膜１３の除去工程と
パッド酸化膜１２及び酸化防止膜１３の成膜工程と酸化
窓の形成工程とを削減することができる。
離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパ
ッド酸化膜１２及び酸化防止膜１３が用いられている。
しかも、高い合わせ精度が要求される第１酸化窓１５ａ
の形成と第２酸化窓１５ｂの形成とが同一工程で行われ
る。このため、異なる形状の第１素子分離膜１６ａと第
２素子分離膜１６ｂと従来方法で形成する場合と比較し
て、パッド酸化膜１２及び酸化防止膜１３の除去工程と
パッド酸化膜１２及び酸化防止膜１３の成膜工程と酸化
窓の形成工程とを削減することができる。
【００３７】さらに、上記溝ｈの形成は、半導体基板１
１の表面層に成長させた酸化膜１６のエッチング除去に
よって行われるため、第３実施形態と同様に溝ｈの深さ
の制御が高精度になると共に、第２素子分離膜１６ｂの
エッジが滑らかになってこの部分に生じる応力を小さく
抑えることができる。
１の表面層に成長させた酸化膜１６のエッチング除去に
よって行われるため、第３実施形態と同様に溝ｈの深さ
の制御が高精度になると共に、第２素子分離膜１６ｂの
エッジが滑らかになってこの部分に生じる応力を小さく
抑えることができる。
【００３８】（第５実施形態）図５は、請求項５記載の
発明を適用した第５実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第５実施形態を説明する。先ず、第１工程では、図５
（１）に示すように、半導体基板１１上にパッド酸化膜
１２を成膜する。その後、第１領域１１ａのパッド酸化
膜１２を覆う形状のレジストパターン（図示省略）を形
成し、このレジストパターンをマスクに用いて第２領域
１１ｂのパッド酸化膜１２を全面エッチング除去する。
ここでは、エッチングによるダメージが第２領域１１ｂ
における半導体基板１１のアクティブ領域に加わること
を防止するために、フッ化水素水をエッチング溶液に用
いたウェットエッチングを行うこととする。
発明を適用した第５実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第５実施形態を説明する。先ず、第１工程では、図５
（１）に示すように、半導体基板１１上にパッド酸化膜
１２を成膜する。その後、第１領域１１ａのパッド酸化
膜１２を覆う形状のレジストパターン（図示省略）を形
成し、このレジストパターンをマスクに用いて第２領域
１１ｂのパッド酸化膜１２を全面エッチング除去する。
ここでは、エッチングによるダメージが第２領域１１ｂ
における半導体基板１１のアクティブ領域に加わること
を防止するために、フッ化水素水をエッチング溶液に用
いたウェットエッチングを行うこととする。
【００３９】次に、上記レジストパターンを除去した
後、図５（２）に示すように、熱酸化処理を行うことに
よって、第１領域１１ａのパッド酸化膜１２をさらに成
長させて第１パッド酸化膜１２ａを形成すると共に、第
２領域１１ｂの半導体基板１１の表面層に新たに酸化膜
を成長させてこれを第２パッド酸化膜１２ｂとする。以
上によって、エッチングによる損傷を生じさせることな
く、第１パッド酸化膜１２ａとこれよりも膜厚の薄い第
２パッド酸化膜１２ｂとを形成する。
後、図５（２）に示すように、熱酸化処理を行うことに
よって、第１領域１１ａのパッド酸化膜１２をさらに成
長させて第１パッド酸化膜１２ａを形成すると共に、第
２領域１１ｂの半導体基板１１の表面層に新たに酸化膜
を成長させてこれを第２パッド酸化膜１２ｂとする。以
上によって、エッチングによる損傷を生じさせることな
く、第１パッド酸化膜１２ａとこれよりも膜厚の薄い第
２パッド酸化膜１２ｂとを形成する。
【００４０】尚、各パッド酸化膜１２ａ，１２ｂにエッ
チングによる損傷が生じた場合には、以降の素子分離膜
を形成する工程でこの損傷を通して酸化防止膜から半導
体基板に窒素が侵入して窒化物が形成され、この窒化物
が素子の劣化原因となる。しかし、これらの不具合を考
慮する必要のない場合には、半導体基板１１上に酸化シ
リコン膜を成膜し、第２領域１１ｂにおける酸化シリコ
ン膜部分のみを所定深さに全面エッチバックすること
で、第１領域１１ａと第２領域１１ｂとに膜厚の異なる
パッド酸化膜を形成しても良い。
チングによる損傷が生じた場合には、以降の素子分離膜
を形成する工程でこの損傷を通して酸化防止膜から半導
体基板に窒素が侵入して窒化物が形成され、この窒化物
が素子の劣化原因となる。しかし、これらの不具合を考
慮する必要のない場合には、半導体基板１１上に酸化シ
リコン膜を成膜し、第２領域１１ｂにおける酸化シリコ
ン膜部分のみを所定深さに全面エッチバックすること
で、第１領域１１ａと第２領域１１ｂとに膜厚の異なる
パッド酸化膜を形成しても良い。
【００４１】その後、第２工程では、図５（３）に示す
ように、第１パッド酸化膜１２ａ上及び第２パッド酸化
膜１２ｂ上に酸化防止膜１３を成膜する。
ように、第１パッド酸化膜１２ａ上及び第２パッド酸化
膜１２ｂ上に酸化防止膜１３を成膜する。
【００４２】次に、第３工程では、図５（４）に示すよ
うに、リソグラフィー技術によって酸化防止膜１３上に
レジストパターン５１を形成する。このレジストパター
ン５１は、第１領域１１ａ及び第２領域１１ｂの素子分
離膜形成部分に対応する開口パターンを有するものであ
る。その後、このレジストパターン５１をマスク用いて
酸化防止膜１３、第１パッド酸化膜１２ａ及び第２パッ
ド酸化膜１２ｂのエッチングを行う。これによって、第
１領域１１ａにおける酸化防止膜１３及び第１パッド酸
化膜１２ａに半導体基板１１にまで達する第１酸化窓１
５ａを形成し、これと同時に第２領域１１ｂにおける酸
化防止膜１３及び第２パッド酸化膜１２ｂに半導体基板
１１にまで達する第２酸化窓１５ｂを形成する。
うに、リソグラフィー技術によって酸化防止膜１３上に
レジストパターン５１を形成する。このレジストパター
ン５１は、第１領域１１ａ及び第２領域１１ｂの素子分
離膜形成部分に対応する開口パターンを有するものであ
る。その後、このレジストパターン５１をマスク用いて
酸化防止膜１３、第１パッド酸化膜１２ａ及び第２パッ
ド酸化膜１２ｂのエッチングを行う。これによって、第
１領域１１ａにおける酸化防止膜１３及び第１パッド酸
化膜１２ａに半導体基板１１にまで達する第１酸化窓１
５ａを形成し、これと同時に第２領域１１ｂにおける酸
化防止膜１３及び第２パッド酸化膜１２ｂに半導体基板
１１にまで達する第２酸化窓１５ｂを形成する。
【００４３】その後、第４工程では、図５（５）に示す
ように、上記レジストパターン（５１）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１
領域１１ａに上記酸化膜からなる第１素子分離膜１６ａ
を形成し、第２領域１１ｂに上記酸化膜からなる第２素
子分離膜１６ｂを形成する。
ように、上記レジストパターン（５１）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１
領域１１ａに上記酸化膜からなる第１素子分離膜１６ａ
を形成し、第２領域１１ｂに上記酸化膜からなる第２素
子分離膜１６ｂを形成する。
【００４４】上記第５実施形態の製造方法では、第１パ
ッド酸化膜１２ａが形成された第１領域１１ａに第１素
子分離膜１６ａが形成され、第１パッド酸化膜１２ａよ
りも膜厚の薄い第２パッド酸化膜１２ｂが形成された第
２領域１１ｂに第２素子分離膜１６ｂが形成される。こ
のため、第１素子分離膜１６ａは、第２素子分離膜１６
ｂよりもバーズビークの大きいものになる。したがっ
て、第１領域１１ａには、高電圧が印加される周辺素子
の分離に適するバーズビークの大きい第１素子分離膜１
６ａが形成され、一方、第２領域１１ｂには、微細化さ
れた機能素子の高集積化を妨げることのないバーズビー
クの小さい第２素子分離膜１６ｂが形成されることにな
る。
ッド酸化膜１２ａが形成された第１領域１１ａに第１素
子分離膜１６ａが形成され、第１パッド酸化膜１２ａよ
りも膜厚の薄い第２パッド酸化膜１２ｂが形成された第
２領域１１ｂに第２素子分離膜１６ｂが形成される。こ
のため、第１素子分離膜１６ａは、第２素子分離膜１６
ｂよりもバーズビークの大きいものになる。したがっ
て、第１領域１１ａには、高電圧が印加される周辺素子
の分離に適するバーズビークの大きい第１素子分離膜１
６ａが形成され、一方、第２領域１１ｂには、微細化さ
れた機能素子の高集積化を妨げることのないバーズビー
クの小さい第２素子分離膜１６ｂが形成されることにな
る。
【００４５】上記第１素子分離膜１６ａと第２素子分離
膜１６ｂとは、同一の熱酸化処理によって形成されたも
のである。しかも、高い合わせ精度が要求される第１酸
化窓１５ａの形成と第２酸化窓１５ｂの形成とが同一工
程で行われる。このことから、異なる形状の第１素子分
離膜１６ａと第２素子分離膜１６ｂとを従来方法で形成
する場合と比較して、素子分離膜を形成するための熱酸
化処理の工程と酸化窓の形成工程とを１回に削減するこ
とが可能になる。
膜１６ｂとは、同一の熱酸化処理によって形成されたも
のである。しかも、高い合わせ精度が要求される第１酸
化窓１５ａの形成と第２酸化窓１５ｂの形成とが同一工
程で行われる。このことから、異なる形状の第１素子分
離膜１６ａと第２素子分離膜１６ｂとを従来方法で形成
する場合と比較して、素子分離膜を形成するための熱酸
化処理の工程と酸化窓の形成工程とを１回に削減するこ
とが可能になる。
【００４６】（第６実施形態）図６は、請求項６記載の
発明を適用した第６実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第６実施形態を説明する。先ず、第１工程では、図６
（１）に示すように、上記半導体基板１１上にパッド酸
化膜１２を成膜する。
発明を適用した第６実施形態の半導体装置の製造方法を
説明するための断面工程図であり、以下にこの図を用い
て第６実施形態を説明する。先ず、第１工程では、図６
（１）に示すように、上記半導体基板１１上にパッド酸
化膜１２を成膜する。
【００４７】次に、第２工程では、図６（２）に示すよ
うに、パッド酸化膜１２上に第１窒化シリコン膜６１を
成膜する。その後、第２領域１１ｂの第１窒化シリコン
膜６１を覆う形状のレジストパターン（図示省略）を形
成し、このレジストパターンをマスクに用いて第１領域
１１ａの第１窒化シリコン膜６１を全面エッチング除去
する。ここでは、エッチングによるダメージが第１領域
１１ａのパッド酸化膜１２に加わり、これによって第１
領域１１ａに素子分離膜を形成する際に半導体基板１１
が窒化されることを防止するために、ウェットエッチン
グを行うこととする。この際、エッチング溶液として熱
リン酸を用いることで、パッド酸化膜１２に対して良好
な選択比を保って第１窒化シリコン膜６１のエッチング
を行い、パッド酸化膜１２の膜厚を保つ。
うに、パッド酸化膜１２上に第１窒化シリコン膜６１を
成膜する。その後、第２領域１１ｂの第１窒化シリコン
膜６１を覆う形状のレジストパターン（図示省略）を形
成し、このレジストパターンをマスクに用いて第１領域
１１ａの第１窒化シリコン膜６１を全面エッチング除去
する。ここでは、エッチングによるダメージが第１領域
１１ａのパッド酸化膜１２に加わり、これによって第１
領域１１ａに素子分離膜を形成する際に半導体基板１１
が窒化されることを防止するために、ウェットエッチン
グを行うこととする。この際、エッチング溶液として熱
リン酸を用いることで、パッド酸化膜１２に対して良好
な選択比を保って第１窒化シリコン膜６１のエッチング
を行い、パッド酸化膜１２の膜厚を保つ。
【００４８】その後、図６（３）に示すように、第１領
域１１ａのパッド酸化膜１２上及び第２領域１１ｂの第
１窒化シリコン膜６１上に、第２窒化シリコン膜６２を
成膜する。これによって、第１領域１１ａには、第２窒
化シリコン膜６２からなる第１酸化防止膜１３ａを形成
する。一方、第２領域１１ｂには、第１窒化シリコン膜
６１と第２窒化シリコン膜６２とからなる第２酸化防止
膜１３ｂを形成する。以上によって、エッチングによる
損傷を生じさせることなく、かつ膜厚の制御性良く、第
１酸化防止膜１３ａとこれよりも膜厚の厚い第２酸化防
止膜１３ｂとを形成する。
域１１ａのパッド酸化膜１２上及び第２領域１１ｂの第
１窒化シリコン膜６１上に、第２窒化シリコン膜６２を
成膜する。これによって、第１領域１１ａには、第２窒
化シリコン膜６２からなる第１酸化防止膜１３ａを形成
する。一方、第２領域１１ｂには、第１窒化シリコン膜
６１と第２窒化シリコン膜６２とからなる第２酸化防止
膜１３ｂを形成する。以上によって、エッチングによる
損傷を生じさせることなく、かつ膜厚の制御性良く、第
１酸化防止膜１３ａとこれよりも膜厚の厚い第２酸化防
止膜１３ｂとを形成する。
【００４９】尚、各酸化防止膜１３ａ，１３ｂにエッチ
ングによる損傷が生じた場合には、以降の素子分離膜を
形成する工程で上記酸化防止膜が部分的に耐酸化性のマ
スクにならない場合がある。しかし、このような不具合
を考慮する必要のない場合には、パッド酸化膜１２上に
窒化シリコン膜を成膜し、第１領域１１ａにおける窒化
シリコン膜部分のみを所定深さに全面エッチバックする
ことで、この窒化シリコン膜からなる第１酸化防止膜１
３ａ及び第２酸化防止膜１３ｂを形成しても良い。
ングによる損傷が生じた場合には、以降の素子分離膜を
形成する工程で上記酸化防止膜が部分的に耐酸化性のマ
スクにならない場合がある。しかし、このような不具合
を考慮する必要のない場合には、パッド酸化膜１２上に
窒化シリコン膜を成膜し、第１領域１１ａにおける窒化
シリコン膜部分のみを所定深さに全面エッチバックする
ことで、この窒化シリコン膜からなる第１酸化防止膜１
３ａ及び第２酸化防止膜１３ｂを形成しても良い。
【００５０】次に、第３工程では、図６（４）に示すよ
うに、リソグラフィー技術によって第１酸化防止膜１３
ａ及び第２酸化防止膜１３ｂ上にレジストパターン６３
を形成する。このレジストパターン６３は、第１領域１
１ａ及び第２領域１１ｂの素子分離膜形成部分に対応す
る開口パターンを有するものである。その後、このレジ
ストパターン６３をマスク用いて第１酸化防止膜１３
ａ、第２酸化防止膜１３ｂ及びパッド酸化膜１２のエッ
チングを行う。これによって、第１領域１１ａにおける
第１酸化防止膜１３ａ及びパッド酸化膜１２に半導体基
板１１にまで達する第１酸化窓１５ａを形成し、これと
同時に第２領域１１ｂにおける第２酸化防止膜１３ｂ及
びパッド酸化膜１２に半導体基板１１にまで達する第２
酸化窓１５ｂを形成する。
うに、リソグラフィー技術によって第１酸化防止膜１３
ａ及び第２酸化防止膜１３ｂ上にレジストパターン６３
を形成する。このレジストパターン６３は、第１領域１
１ａ及び第２領域１１ｂの素子分離膜形成部分に対応す
る開口パターンを有するものである。その後、このレジ
ストパターン６３をマスク用いて第１酸化防止膜１３
ａ、第２酸化防止膜１３ｂ及びパッド酸化膜１２のエッ
チングを行う。これによって、第１領域１１ａにおける
第１酸化防止膜１３ａ及びパッド酸化膜１２に半導体基
板１１にまで達する第１酸化窓１５ａを形成し、これと
同時に第２領域１１ｂにおける第２酸化防止膜１３ｂ及
びパッド酸化膜１２に半導体基板１１にまで達する第２
酸化窓１５ｂを形成する。
【００５１】その後、第４工程では、図６（５）に示す
ように、上記レジストパターン（６３）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１
領域１１ａに上記酸化膜からなる第１素子分離膜１６ａ
を形成し、第２領域１１ｂに上記酸化膜からなる第２素
子分離膜１６ｂを形成する。
ように、上記レジストパターン（６３）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１
領域１１ａに上記酸化膜からなる第１素子分離膜１６ａ
を形成し、第２領域１１ｂに上記酸化膜からなる第２素
子分離膜１６ｂを形成する。
【００５２】上記第６実施形態の製造方法では、第１酸
化防止膜１３ａが形成された第１領域１１ａに第１素子
分離膜１６ａが形成され、第１酸化防止膜１３ａよりも
膜厚の厚い第２酸化防止膜１３ｂが形成された第２領域
１１ｂに第２素子分離膜１６ｂが形成される。このた
め、第１素子分離膜１６ａは、第２素子分離膜１６ｂよ
りもバーズビークの大きいものになる。したがって、第
１領域１１ａには、高電圧が印加される周辺素子の分離
に適するバーズビークの大きい第１素子分離膜１６ａが
形成され、一方、第２領域１１ｂには、微細化された機
能素子の高集積化を妨げることのないバーズビークの小
さい第２素子分離膜１６ｂが形成されることになる。
化防止膜１３ａが形成された第１領域１１ａに第１素子
分離膜１６ａが形成され、第１酸化防止膜１３ａよりも
膜厚の厚い第２酸化防止膜１３ｂが形成された第２領域
１１ｂに第２素子分離膜１６ｂが形成される。このた
め、第１素子分離膜１６ａは、第２素子分離膜１６ｂよ
りもバーズビークの大きいものになる。したがって、第
１領域１１ａには、高電圧が印加される周辺素子の分離
に適するバーズビークの大きい第１素子分離膜１６ａが
形成され、一方、第２領域１１ｂには、微細化された機
能素子の高集積化を妨げることのないバーズビークの小
さい第２素子分離膜１６ｂが形成されることになる。
【００５３】ここでは、上記第５実施形態と同様に、第
１素子分離膜１６ａと第２素子分離膜１６ｂとは、同一
の熱酸化処理によって形成され、しかも第１酸化窓１５
ａの形成と第２酸化窓１５ｂの形成とが同一工程で行わ
れる。このことから、異なる形状の第１素子分離膜１６
ａと第２素子分離膜１６ｂとを従来方法で形成する場合
と比較して、素子分離膜を形成するための熱酸化処理の
工程と酸化窓の形成工程とを１回に削減することが可能
になる。
１素子分離膜１６ａと第２素子分離膜１６ｂとは、同一
の熱酸化処理によって形成され、しかも第１酸化窓１５
ａの形成と第２酸化窓１５ｂの形成とが同一工程で行わ
れる。このことから、異なる形状の第１素子分離膜１６
ａと第２素子分離膜１６ｂとを従来方法で形成する場合
と比較して、素子分離膜を形成するための熱酸化処理の
工程と酸化窓の形成工程とを１回に削減することが可能
になる。
【００５４】（第７実施形態）図７は、請求項７記載の
発明を適用した半導体装置の製造方法を説明するための
断面工程図であり、以下にこの図を用いて第７実施形態
を説明する。先ず、第１工程では、図７（１）に示すよ
うに、上記半導体基板１１上に第１酸化シリコン膜７１
を成膜し、当該第１酸化シリコン膜７１上に第１窒化シ
リコン膜７２を成膜する。その後、第２領域１１ｂの第
１窒化シリコン膜７２を覆う形状のレジストパターン
（図示省略）を形成し、このレジストパターンをマスク
に用いて第１領域１１ａの第１窒化シリコン膜７２及び
第１酸化シリコン膜７１を全面エッチング除去する。こ
こでは、熱リン酸を用いて第１窒化シリコン膜７２をウ
ェットエッチングした後、フッ化水素水を用いて第１酸
化シリコン膜７１をウェットエッチングすることとす
る。これによって、第２領域１１ｂにおける半導体基板
１１上に、第１酸化シリコン膜７１からなる第２パッド
酸化膜１２ｂを形成する。
発明を適用した半導体装置の製造方法を説明するための
断面工程図であり、以下にこの図を用いて第７実施形態
を説明する。先ず、第１工程では、図７（１）に示すよ
うに、上記半導体基板１１上に第１酸化シリコン膜７１
を成膜し、当該第１酸化シリコン膜７１上に第１窒化シ
リコン膜７２を成膜する。その後、第２領域１１ｂの第
１窒化シリコン膜７２を覆う形状のレジストパターン
（図示省略）を形成し、このレジストパターンをマスク
に用いて第１領域１１ａの第１窒化シリコン膜７２及び
第１酸化シリコン膜７１を全面エッチング除去する。こ
こでは、熱リン酸を用いて第１窒化シリコン膜７２をウ
ェットエッチングした後、フッ化水素水を用いて第１酸
化シリコン膜７１をウェットエッチングすることとす
る。これによって、第２領域１１ｂにおける半導体基板
１１上に、第１酸化シリコン膜７１からなる第２パッド
酸化膜１２ｂを形成する。
【００５５】次に、上記レジストパターンを除去した
後、図７（２）に示すように、第１窒化シリコン膜７２
をマスクに用いた熱酸化処理を行うことによって、第１
領域１１ａにおける半導体基板１１の表面層を酸化成長
させて第１パッド酸化膜１２ａを形成する。この第１パ
ッド酸化膜１２ａは、第２パッド酸化膜１２ｂよりも膜
厚が厚くなるように成膜する。以上のようにして、それ
ぞれ個別の工程で膜厚の制御性良く、第１パッド酸化膜
１２ａと第２パッド酸化膜１２ｂとを形成する。
後、図７（２）に示すように、第１窒化シリコン膜７２
をマスクに用いた熱酸化処理を行うことによって、第１
領域１１ａにおける半導体基板１１の表面層を酸化成長
させて第１パッド酸化膜１２ａを形成する。この第１パ
ッド酸化膜１２ａは、第２パッド酸化膜１２ｂよりも膜
厚が厚くなるように成膜する。以上のようにして、それ
ぞれ個別の工程で膜厚の制御性良く、第１パッド酸化膜
１２ａと第２パッド酸化膜１２ｂとを形成する。
【００５６】その後、第１領域１１ａにおける第１パッ
ド酸化膜１２ａ上及び第２領域１１ｂにおける第１窒化
シリコン膜７２上に第２窒化シリコン膜７３を成膜す
る。これによって、第１領域１１ａの第１パッド酸化膜
１２ａ上には、第２窒化シリコン膜７３からなる第１酸
化防止膜１３ａを形成する。一方、第２領域１１ｂの第
２パッド酸化膜１２ｂ上には、第１窒化シリコン膜７２
と第２窒化シリコン膜７３とからなる第２酸化防止膜１
３ｂを形成する。この第２酸化防止膜１３ｂは、第１酸
化防止膜１３ａよりも膜厚の厚いものになる。
ド酸化膜１２ａ上及び第２領域１１ｂにおける第１窒化
シリコン膜７２上に第２窒化シリコン膜７３を成膜す
る。これによって、第１領域１１ａの第１パッド酸化膜
１２ａ上には、第２窒化シリコン膜７３からなる第１酸
化防止膜１３ａを形成する。一方、第２領域１１ｂの第
２パッド酸化膜１２ｂ上には、第１窒化シリコン膜７２
と第２窒化シリコン膜７３とからなる第２酸化防止膜１
３ｂを形成する。この第２酸化防止膜１３ｂは、第１酸
化防止膜１３ａよりも膜厚の厚いものになる。
【００５７】次に、第２工程では、図７（３）に示すよ
うに、リソグラフィー技術によって第１酸化防止膜１３
ａ及び第２酸化防止膜１３ｂ上にレジストパターン７４
を形成する。このレジストパターン７４は、第１領域１
１ａ及び第２領域１１ｂの素子分離膜形成部分に対応す
る開口パターンを有するものである。その後、このレジ
ストパターン７４をマスク用いて第１酸化防止膜１３
ａ、第２酸化防止膜１３ｂ、第１パッド酸化膜１２ａ及
び第２パッド酸化膜１２ｂのエッチングを行う。これに
よって、第１領域１１ａにおける第１酸化防止膜１３ａ
及び第１パッド酸化膜１２ａに半導体基板１１にまで達
する第１酸化窓１５ａを形成し、これと同時に第２領域
１１ｂにおける第２酸化防止膜１３ｂ及び第２パッド酸
化膜１２ｂに半導体基板１１にまで達する第２酸化窓１
５ｂを形成する。
うに、リソグラフィー技術によって第１酸化防止膜１３
ａ及び第２酸化防止膜１３ｂ上にレジストパターン７４
を形成する。このレジストパターン７４は、第１領域１
１ａ及び第２領域１１ｂの素子分離膜形成部分に対応す
る開口パターンを有するものである。その後、このレジ
ストパターン７４をマスク用いて第１酸化防止膜１３
ａ、第２酸化防止膜１３ｂ、第１パッド酸化膜１２ａ及
び第２パッド酸化膜１２ｂのエッチングを行う。これに
よって、第１領域１１ａにおける第１酸化防止膜１３ａ
及び第１パッド酸化膜１２ａに半導体基板１１にまで達
する第１酸化窓１５ａを形成し、これと同時に第２領域
１１ｂにおける第２酸化防止膜１３ｂ及び第２パッド酸
化膜１２ｂに半導体基板１１にまで達する第２酸化窓１
５ｂを形成する。
【００５８】その後、第３工程では、図７（４）に示す
ように、上記レジストパターン（７４）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１
領域１１ａに上記酸化膜からなる第１素子分離膜１６ａ
を形成し、第２領域１１ｂに上記酸化膜からなる第２素
子分離膜１６ｂを形成する。
ように、上記レジストパターン（７４）を除去した後、
９００℃〜１１００℃で熱酸化処理を行うことによっ
て、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に
膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１
領域１１ａに上記酸化膜からなる第１素子分離膜１６ａ
を形成し、第２領域１１ｂに上記酸化膜からなる第２素
子分離膜１６ｂを形成する。
【００５９】上記第７実施形態の製造方法では、第１パ
ッド酸化膜１２ａ及び第１酸化防止膜１３ａが形成され
た第１領域１１ａに第１素子分離膜１６ａが形成され、
第１パッド酸化膜１２ａよりも膜厚の薄い第２パッド酸
化膜１２ｂ及び第１酸化防止膜１３ａよりも膜厚の厚い
第２酸化防止膜１３ｂが形成された第２領域１１ｂに第
２素子分離膜１６ｂが形成される。このため、第１素子
分離膜１６ａは、第２素子分離膜１６ｂよりもバーズビ
ークの大きいものになる。したがって、第１領域１１ａ
には、高電圧が印加される周辺素子の分離に適するバー
ズビークの大きい第１素子分離膜１６ａが形成され、一
方、第２領域１１ｂには、微細化された機能素子の高集
積化を妨げることのないバーズビークの小さい第２素子
分離膜１６ｂが形成されることになる。
ッド酸化膜１２ａ及び第１酸化防止膜１３ａが形成され
た第１領域１１ａに第１素子分離膜１６ａが形成され、
第１パッド酸化膜１２ａよりも膜厚の薄い第２パッド酸
化膜１２ｂ及び第１酸化防止膜１３ａよりも膜厚の厚い
第２酸化防止膜１３ｂが形成された第２領域１１ｂに第
２素子分離膜１６ｂが形成される。このため、第１素子
分離膜１６ａは、第２素子分離膜１６ｂよりもバーズビ
ークの大きいものになる。したがって、第１領域１１ａ
には、高電圧が印加される周辺素子の分離に適するバー
ズビークの大きい第１素子分離膜１６ａが形成され、一
方、第２領域１１ｂには、微細化された機能素子の高集
積化を妨げることのないバーズビークの小さい第２素子
分離膜１６ｂが形成されることになる。
【００６０】そして、上記第５実施形態及び第６実施形
態と同様に、第１素子分離膜１６ａと第２素子分離膜１
６ｂとは、同一の熱酸化処理によって形成され、しかも
第１酸化窓１５ａの形成と第２酸化窓１５ｂの形成とが
同一工程で行われる。このことから、異なる形状の第１
素子分離膜１６ａと第２素子分離膜１６ｂとを従来方法
で形成する場合と比較して、素子分離膜を形成するため
の熱酸化処理の工程と酸化窓の形成工程とを１回に削減
することが可能になる。
態と同様に、第１素子分離膜１６ａと第２素子分離膜１
６ｂとは、同一の熱酸化処理によって形成され、しかも
第１酸化窓１５ａの形成と第２酸化窓１５ｂの形成とが
同一工程で行われる。このことから、異なる形状の第１
素子分離膜１６ａと第２素子分離膜１６ｂとを従来方法
で形成する場合と比較して、素子分離膜を形成するため
の熱酸化処理の工程と酸化窓の形成工程とを１回に削減
することが可能になる。
【００６１】
【発明の効果】以上説明したように、請求項１に係わる
本発明によれば、第１酸化窓に対してのみ複数回の熱酸
化処理を施すことで、同一のパッド酸化膜及び酸化防止
膜に形成した第１酸化窓と第２酸化窓との底面に異なる
膜厚の素子分離膜が形成されるようにしたので、形状の
異なる素子分離膜を形成する際のパッド酸化膜及び酸化
防止膜の成膜工程を１回に削減することが可能になる。
本発明によれば、第１酸化窓に対してのみ複数回の熱酸
化処理を施すことで、同一のパッド酸化膜及び酸化防止
膜に形成した第１酸化窓と第２酸化窓との底面に異なる
膜厚の素子分離膜が形成されるようにしたので、形状の
異なる素子分離膜を形成する際のパッド酸化膜及び酸化
防止膜の成膜工程を１回に削減することが可能になる。
【００６２】さらに、請求項２に係わる発明によれば、
上記請求項１で上記第２酸化窓の形成に続けてその底面
の半導体基板の表面層に溝を形成した後に第２酸化窓に
対して熱酸化処理を施すことで、製造工程を増やすこと
なく第２素子分離膜の表面段差を小さくすることが可能
になる。
上記請求項１で上記第２酸化窓の形成に続けてその底面
の半導体基板の表面層に溝を形成した後に第２酸化窓に
対して熱酸化処理を施すことで、製造工程を増やすこと
なく第２素子分離膜の表面段差を小さくすることが可能
になる。
【００６３】また、請求項３または請求項４に係わる本
発明によれば、一方の酸化窓底面の半導体基板の表面に
のみ溝を形成することで、同一のパッド酸化膜及び酸化
防止膜に形成した第１酸化窓と第２酸化窓との底面に異
なる形状の素子分離膜が形成されるようにしたので、形
状の異なる素子分離膜を形成する際のパッド酸化膜及び
酸化防止膜の成膜工程を１回に削減することが可能にな
る。
発明によれば、一方の酸化窓底面の半導体基板の表面に
のみ溝を形成することで、同一のパッド酸化膜及び酸化
防止膜に形成した第１酸化窓と第２酸化窓との底面に異
なる形状の素子分離膜が形成されるようにしたので、形
状の異なる素子分離膜を形成する際のパッド酸化膜及び
酸化防止膜の成膜工程を１回に削減することが可能にな
る。
【００６４】さらに、請求項５〜請求項７に係わる本発
明によれば、パッド酸化膜及び酸化防止膜の膜厚が異な
る部分に各酸化窓を設けるとで、同一の熱酸化を行って
も各酸化窓にバーズビークの大きさが異なる素子分離膜
が形成されようにしたことで、形状の異なる第１素子分
離膜と第２素子分離膜とを形成する際の各酸化窓の形成
工程及び熱酸化の工程を１回に削減することが可能にな
る。
明によれば、パッド酸化膜及び酸化防止膜の膜厚が異な
る部分に各酸化窓を設けるとで、同一の熱酸化を行って
も各酸化窓にバーズビークの大きさが異なる素子分離膜
が形成されようにしたことで、形状の異なる第１素子分
離膜と第２素子分離膜とを形成する際の各酸化窓の形成
工程及び熱酸化の工程を１回に削減することが可能にな
る。
【００６５】以上から、請求項１〜請求項７に係わる本
発明によれば、半導体装置の製造工程を削減することが
できる。
発明によれば、半導体装置の製造工程を削減することが
できる。
【図１】第１実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
【図２】第２実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
【図３】第３実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
【図４】第４実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
【図５】第５実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
【図６】第６実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
【図７】第７実施形態の半導体装置の製造方法を説明す
る断面工程図である。
る断面工程図である。
１１ 半導体基板 １１ａ 第１領域 １１ｂ 第２領域 １２ パッド酸化膜 １２ａ 第１パッド酸化膜 １２ｂ 第２パッド酸化膜 １３ 酸化防止膜 １３ａ 第１酸化防止膜 １３ｂ 第２酸化防止膜 １５ａ 第１酸化窓 １５ｂ 第２酸化窓 １６ 酸化膜 １６ａ 第１素子分離膜 １６ｂ 第２素子分離膜 ｈ 溝
Claims (7)
- 【請求項１】 半導体基板の第１領域上と第２領域上と
にパッド酸化膜及び酸化防止膜を下層から順に成膜する
第１工程と、 前記第１領域における前記パッド酸化膜及び酸化防止膜
に前記半導体基板にまで達する第１酸化窓をパターン形
成する第２工程と、 熱酸化法によって、前記第１酸化窓の底面層に酸化膜を
成長させる第３工程と、 前記第２領域における前記パッド酸化膜及び酸化防止膜
に前記半導体基板にまで達する第２酸化窓をパターン形
成する第４工程と、 熱酸化法によって、前記第１酸化窓底面の前記酸化膜を
成長させて第１素子分離膜を形成すると共に、前記第２
酸化窓底面に新たに成長させた酸化膜からなる第２素子
分離膜を形成する第５工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第４工程と前記第５工程との間に、前記第２酸化窓
底面の半導体基板の表面層のみをエッチングし、当該半
導体基板の表面に溝を形成する工程を行うこと、 を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板の第１領域上と第２領域上と
にパッド酸化膜及び酸化防止膜を下層から順に成膜する
第１工程と、 前記第１領域における前記パッド酸化膜及び酸化防止膜
に前記半導体基板にまで達する第１酸化窓をパターン形
成する第２工程と、 熱酸化法によって、前記第１酸化窓の底面層に酸化膜を
成長させる第３工程と、 前記第１酸化窓底面の酸化膜をエッチングし、当該第１
酸化窓底面の半導体基板の表面に溝を形成する第４工程
と、 前記第２領域における前記パッド酸化膜及び酸化防止膜
に前記半導体基板にまで達する第２酸化窓をパターン形
成する第５工程と、 熱酸化法によって、前記第１酸化窓及び前記第２酸化窓
の底面層に酸化膜を成長させ、前記第１領域に当該酸化
膜からなる第１素子分離膜を形成すると共に、前記第２
領域に当該酸化膜からなる第２素子分離膜を形成する第
６工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板の第１領域上と第２領域上と
にパッド酸化膜及び酸化防止膜を下層から順に成膜する
第１工程と、 前記第１領域における前記酸化防止膜及び前記パッド酸
化膜に前記半導体基板にまで達する第１酸化窓をパター
ン形成すると共に、前記第２領域における前記酸化防止
膜及び前記パッド酸化膜に前記半導体基板にまで達する
第２酸化窓をパターン形成する第２工程と、 熱酸化法によって、前記第１酸化窓及び第２酸化窓の底
面層に酸化膜を成長させる第３工程と、 前記第２酸化窓底面の前記酸化膜のみをエッチングし
て、当該第２領域の半導体基板の表面に溝を形成する第
４工程と、 熱酸化法によって、前記第１酸化窓底面の前記酸化膜を
成長させて第１素子分離膜を形成すると共に、前記第２
領域の酸化窓の底面に新たに成長させた酸化膜からなる
第２素子分離膜を形成する第５工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板の第１領域上に第１パッド酸
化膜を形成し、当該半導体基板の第２領域上に前記第１
パッド酸化膜よりも膜厚の薄い第２酸パッド酸化膜を形
成する第１工程と、 前記第１パッド酸化膜上及び第２パッド酸化膜上に酸化
防止膜を成膜する第２工程と、 前記第１領域における前記酸化防止膜及び前記第１パッ
ド酸化膜に前記半導体基板にまで達する第１酸化窓をパ
ターン形成すると共に、前記第２領域における前記酸化
防止膜及び前記第２パッド酸化膜に前記半導体基板にま
で達する第２酸化窓をパターン形成する第３工程と、 熱酸化法によって、前記第１酸化窓及び前記第２酸化窓
の底面層に酸化膜を成長させ、前記第１領域に当該酸化
膜からなる第１素子分離膜を形成すると共に、前記第２
領域に当該酸化膜からなる第２素子分離膜を形成する第
４工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板の第１領域上と第２領域上と
にパッド酸化膜を成膜する第１工程と、 前記第１領域における前記パッド酸化膜上に第１酸化防
止膜を形成し、前記第２領域における当該パッド酸化膜
上に前記第１酸化防止膜よりも膜厚の厚い第２酸化防止
膜を形成する第２工程と、 前記第１領域における前記第１酸化防止膜及び前記パッ
ド酸化膜に前記半導体基板にまで達する第１酸化窓をパ
ターン形成すると共に、前記第２領域における前記第２
酸化防止膜及び前記パッド酸化膜に前記半導体基板にま
で達する第２酸化窓をパターン形成する第３工程と、 熱酸化法によって、前記第１酸化窓及び前記第２酸化窓
の底面層に酸化膜を成長させ、前記第１領域に当該酸化
膜からなる第１素子分離膜を形成すると共に、前記第２
領域に当該酸化膜からなる第２素子分離膜を形成する第
４工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板の第１領域上に第１パッド酸
化膜及び第１酸化防止膜を下層から順に形成すると共
に、前記半導体基板における第２領域上に前記第１パッ
ド酸化膜よりも膜厚の薄い第２パッド酸化膜及び前記第
１酸化防止膜よりも膜厚の厚い第２酸化防止膜を下層か
ら順に形成する第１工程と、 前記第１領域における前記第１酸化防止膜及び前記第１
パッド酸化膜に前記半導体基板にまで達する第１酸化窓
をパターン形成すると共に、前記第２領域における前記
第２酸化防止膜及び前記第２パッド酸化膜に前記半導体
基板にまで達する第２酸化窓をパターン形成する第２工
程と、 熱酸化法によって、前記第１酸化窓及び前記第２酸化窓
の底面層に酸化膜を成長させ、前記第１領域に当該酸化
膜からなる第１素子分離膜を形成すると共に、前記第２
領域に当該酸化膜からなる第２素子分離膜を形成する第
３工程と、 を行うことを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20574397A JP3853916B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP20574397A JP3853916B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置の製造方法 |
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| JP3853916B2 JP3853916B2 (ja) | 2006-12-06 |
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032958A (ja) * | 2004-07-12 | 2006-02-02 | Taiwan Semiconductor Manufacturing Co Ltd | 低および高電圧トランジスタを備える半導体デバイスのための方法および装置 |
| US7550363B2 (en) | 2005-08-01 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device having first and second trenches using non-concurrently formed hard mask patterns |
| JP2009302548A (ja) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2013115144A (ja) * | 2011-11-25 | 2013-06-10 | Toyota Motor Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-07-31 JP JP20574397A patent/JP3853916B2/ja not_active Expired - Fee Related
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| US7550363B2 (en) | 2005-08-01 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device having first and second trenches using non-concurrently formed hard mask patterns |
| US8148784B2 (en) | 2005-08-01 | 2012-04-03 | Samsung Electronics Co., Ltd. | Semiconductor device having first and second device isolation layers formed of different insulation materials |
| JP2009302548A (ja) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2013115144A (ja) * | 2011-11-25 | 2013-06-10 | Toyota Motor Corp | 半導体装置およびその製造方法 |
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