JPH01251724A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH01251724A JPH01251724A JP63078637A JP7863788A JPH01251724A JP H01251724 A JPH01251724 A JP H01251724A JP 63078637 A JP63078637 A JP 63078637A JP 7863788 A JP7863788 A JP 7863788A JP H01251724 A JPH01251724 A JP H01251724A
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- Japan
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- layer
- interface
- sio2
- ions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製法に関し、特に５ｉ−ＳｉＯ
２界面特性の改善に関するものである。
２界面特性の改善に関するものである。
本発明は、半導体基板に接する酸化層中に水素イオンを
イオン注入した後、熱処理して水素を５ｉ−ＳｉＯ□界
面に拡散せしめることによって、例えば全面が水素拡散
を抑制する絶縁層で覆われ、且つＴｉ系バリヤメタルを
用いた半導体装置においても、その５ｉ−ＳｉＯ２界面
への水素拡散を可能にし、Ｓｉ −３ｉＯ□界面を改善
できるようにしたものである。
イオン注入した後、熱処理して水素を５ｉ−ＳｉＯ□界
面に拡散せしめることによって、例えば全面が水素拡散
を抑制する絶縁層で覆われ、且つＴｉ系バリヤメタルを
用いた半導体装置においても、その５ｉ−ＳｉＯ２界面
への水素拡散を可能にし、Ｓｉ −３ｉＯ□界面を改善
できるようにしたものである。
従来、高密度集積回路素子においては、表面の平滑化の
ためにリフロー膜が用いられる。リフロー膜としてＡｓ
５Ｇ （ヒ素シリケートガラス）膜を用い、またオーバ
ーコート層としてプラズマＳｉＮ層を用いると、プラズ
マＳｉＮ層からの水素拡散によりＳｉ −ＳｉＯ２界面
に大密度のプラス電荷が生じるために、高温ＣＶＤ−５
ｉＮ ＷｌやＰＳＧ （リンシリケートガラス）膜をＡ
ｓ５Ｇ膜の上層又は下層に形成することが行われている
。
ためにリフロー膜が用いられる。リフロー膜としてＡｓ
５Ｇ （ヒ素シリケートガラス）膜を用い、またオーバ
ーコート層としてプラズマＳｉＮ層を用いると、プラズ
マＳｉＮ層からの水素拡散によりＳｉ −ＳｉＯ２界面
に大密度のプラス電荷が生じるために、高温ＣＶＤ−５
ｉＮ ＷｌやＰＳＧ （リンシリケートガラス）膜をＡ
ｓ５Ｇ膜の上層又は下層に形成することが行われている
。
半導体集積回路においては、金属配線としてシリコン基
板との合金化反応を防ぐために０．５〜２．０％のシリ
コンを含むアルミニウム（以下へ〇−３ｉという）、或
は０．５〜２．０％のシリコンと０．５〜２．０％の銅
を含むアルミニウム（ＩＭ下Ａｌ１−５ｉ−Ｃｕという
）が用いられている。しかるに、集積度を上げるために
寸法の縮少を進めていくと、Ａ／−５ｉＳＡ１−５ｉ−
Ｃｕの金属配線と、例えばｎ９又はＰ″領域のコンタク
ト抵抗の上昇及びばらつきが生ずる。
板との合金化反応を防ぐために０．５〜２．０％のシリ
コンを含むアルミニウム（以下へ〇−３ｉという）、或
は０．５〜２．０％のシリコンと０．５〜２．０％の銅
を含むアルミニウム（ＩＭ下Ａｌ１−５ｉ−Ｃｕという
）が用いられている。しかるに、集積度を上げるために
寸法の縮少を進めていくと、Ａ／−５ｉＳＡ１−５ｉ−
Ｃｕの金属配線と、例えばｎ９又はＰ″領域のコンタク
ト抵抗の上昇及びばらつきが生ずる。
この現象は既に知られているようにｎｏ又はＰ０領域の
コンタクト部上にＡｌ −５ｉ中のＳｉが析出成長する
ためにＡｌとｎｏ又はＰ″領域の接触面積が減少するた
めに生ずるものである。これに対処するために、既に知
られているＴｉ系バリヤメタルを用いた金属配線、例え
ばＴｉ／Ｔｉｎ ／ ＡＩ −５ｔを採用するとコンタ
クト抵抗は改善される（月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｗｏｒｌｄ １９８７＋ ３ ９０頁〜９４頁参
照）。
コンタクト部上にＡｌ −５ｉ中のＳｉが析出成長する
ためにＡｌとｎｏ又はＰ″領域の接触面積が減少するた
めに生ずるものである。これに対処するために、既に知
られているＴｉ系バリヤメタルを用いた金属配線、例え
ばＴｉ／Ｔｉｎ ／ ＡＩ −５ｔを採用するとコンタ
クト抵抗は改善される（月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｗｏｒｌｄ １９８７＋ ３ ９０頁〜９４頁参
照）。
一方、半導体集積回路において、一応の製造工程を経て
出来上ったばかりの状態ではシリコン層とその上のＳｉ
０１層との界面が極めて不安定で電気的特性が劣化して
いるために、かかる半導体集積回路を水素を含むガス雰
囲気中で熱処理して電気的特性の改善を図ることが知ら
れている（特公昭４８−２１４２４号、特公昭６０−２
７７８号参照）。
出来上ったばかりの状態ではシリコン層とその上のＳｉ
０１層との界面が極めて不安定で電気的特性が劣化して
いるために、かかる半導体集積回路を水素を含むガス雰
囲気中で熱処理して電気的特性の改善を図ることが知ら
れている（特公昭４８−２１４２４号、特公昭６０−２
７７８号参照）。
上述したように一般に半導体装置では金属配線を形成し
た後、Ａｌの熱処理（水素を含むガス雰囲気中、３５０
℃〜４５０℃、１〜３時間）を行って金属配線とｎｏ又
はＰ ４１１１域間のオーミックコンタクト形成と、Ｓ
５１−３ｉｎ界面特性の回復を図っているが、金属配線
としてＴｉ系バリヤメタルを用いた場合、５ｉ−３ｉＯ
□界面の回復ができない。
た後、Ａｌの熱処理（水素を含むガス雰囲気中、３５０
℃〜４５０℃、１〜３時間）を行って金属配線とｎｏ又
はＰ ４１１１域間のオーミックコンタクト形成と、Ｓ
５１−３ｉｎ界面特性の回復を図っているが、金属配線
としてＴｉ系バリヤメタルを用いた場合、５ｉ−３ｉＯ
□界面の回復ができない。
特にチップ全面に高温ＣＶＤ−５ｉＮ膜、ＰＳＧ膜、Ｂ
ＰＳＧ膜等が形成され、且つ金属配線コンタクト部にＴ
ｉ系バリヤメタルが形成されていると、通常の熱拡散法
即ち水素を含むガス雰囲気中で熱処理し、水素を拡散さ
せても電気的特性例えばＭＯＳ ｌ−ランジスタの閾値
■いやサブスレッショルド係数：Ｓ値のばらつきが生じ
る。この電気的特性のばらつきは、Ｔｉ膜厚に比例する
ことや、ＭＯＳ ）ランジスタのチャンネル長し、チ
ャンネル幅Ｗに比例することから、５ｉ−３ｉＯ□界面
への水素の拡散が、バリヤメタ／Ｌ／ （７） Ｔ ｉ
膜と高温ＣＶＤ−５ｉＮ膜、ＰＳＧ膜、ＢＰＳＧ膜等に
よって抑止されるために生じるものと考えられる。また
、水素の拡散が妨げられるため、例えば多結晶シリコン
抵抗負荷型のスタティックＲＡＭでは多結晶シリコン抵
抗値が低下し、スタンバイ電流が増加する。
ＰＳＧ膜等が形成され、且つ金属配線コンタクト部にＴ
ｉ系バリヤメタルが形成されていると、通常の熱拡散法
即ち水素を含むガス雰囲気中で熱処理し、水素を拡散さ
せても電気的特性例えばＭＯＳ ｌ−ランジスタの閾値
■いやサブスレッショルド係数：Ｓ値のばらつきが生じ
る。この電気的特性のばらつきは、Ｔｉ膜厚に比例する
ことや、ＭＯＳ ）ランジスタのチャンネル長し、チ
ャンネル幅Ｗに比例することから、５ｉ−３ｉＯ□界面
への水素の拡散が、バリヤメタ／Ｌ／ （７） Ｔ ｉ
膜と高温ＣＶＤ−５ｉＮ膜、ＰＳＧ膜、ＢＰＳＧ膜等に
よって抑止されるために生じるものと考えられる。また
、水素の拡散が妨げられるため、例えば多結晶シリコン
抵抗負荷型のスタティックＲＡＭでは多結晶シリコン抵
抗値が低下し、スタンバイ電流が増加する。
本発明は、上述の点に鑑み、チップ全面に水素拡散を抑
制する眉間絶縁膜を有し、且つＴｉ系バリヤメタルを用
いた構成等においても、そのＳｉ −５ｉＯｚ界面への
水素拡散を可能にし、Ｓｉ −５１０ｇ界面を改善でき
るようにした半導体装置の製法を提供するものである。
制する眉間絶縁膜を有し、且つＴｉ系バリヤメタルを用
いた構成等においても、そのＳｉ −５ｉＯｚ界面への
水素拡散を可能にし、Ｓｉ −５１０ｇ界面を改善でき
るようにした半導体装置の製法を提供するものである。
本発明は、半導体基板に接する酸化層中に水素イオンを
イオン注入した後、熱処理してＳｉ Ｓｉｎｇ界面に
水素を拡散させる。
イオン注入した後、熱処理してＳｉ Ｓｉｎｇ界面に
水素を拡散させる。
水素イオンのイオン注入は、酸化層上に水素拡散を阻止
する層及びリフロー膜を形成し、コンタクト部を含んで
金属配線を形成した後に、或は最終工程で行うことがで
きる。水素イオンとしては、Ｈ”、Ｈ！″、Ｈ３゛等で
あり、イオン注入後の熱処理は３００℃〜５００℃、５
〜１０分の低温でけうを可とする。金属配線としては、
例えばＴｉ系バリヤメタルを用いた金属配線、或は通常
のＡｌ主体の金属配線を用いることも可能である。
する層及びリフロー膜を形成し、コンタクト部を含んで
金属配線を形成した後に、或は最終工程で行うことがで
きる。水素イオンとしては、Ｈ”、Ｈ！″、Ｈ３゛等で
あり、イオン注入後の熱処理は３００℃〜５００℃、５
〜１０分の低温でけうを可とする。金属配線としては、
例えばＴｉ系バリヤメタルを用いた金属配線、或は通常
のＡｌ主体の金属配線を用いることも可能である。
本発明法においては、半導体基板に接する酸化層中に水
素をイオン注入し熱処理して５ｉ−５ｉｆｔ界面に水素
を拡散させるので、例えば全面に高温ＣＶＤ・ＳｉＮ膜
或はＰＳＧ膜等の水素拡散を阻止する膜が形成され、ま
たＴｉ系バリヤメタルを用いた半導体集積回路において
も、そのＳｉ ５ｉ（ｈ界面に水素を拡散することが
でき、５ｉ−３ｉＯ□界面が改善されて電気的特性の改
善が図れる。
素をイオン注入し熱処理して５ｉ−５ｉｆｔ界面に水素
を拡散させるので、例えば全面に高温ＣＶＤ・ＳｉＮ膜
或はＰＳＧ膜等の水素拡散を阻止する膜が形成され、ま
たＴｉ系バリヤメタルを用いた半導体集積回路において
も、そのＳｉ ５ｉ（ｈ界面に水素を拡散することが
でき、５ｉ−３ｉＯ□界面が改善されて電気的特性の改
善が図れる。
そして、イオン注入を用いるので、制御性よく且つ均一
にＳｉ ５ｉ（ｈ界面への水素拡散が行われる。
にＳｉ ５ｉ（ｈ界面への水素拡散が行われる。
また、水素拡散に要する熱処理時間も比較的短時間で済
む。
む。
半導体装置の構造としては、水素の拡散路をわざわざ設
ける必要がな（、オーバーコート層も水素を通すプラズ
マＳｉＮに限ぎることなく、他の材質例えばＡｓ５Ｇ層
等を用いることも可能である・〔実施例〕 以下、第１図を用いて本発明による半導体装置の実施例
を抵抗負荷型スタティックＲＡＭに適用した場合につき
説明する。
ける必要がな（、オーバーコート層も水素を通すプラズ
マＳｉＮに限ぎることなく、他の材質例えばＡｓ５Ｇ層
等を用いることも可能である・〔実施例〕 以下、第１図を用いて本発明による半導体装置の実施例
を抵抗負荷型スタティックＲＡＭに適用した場合につき
説明する。
先ず、第１国人に示すようにシリコン基板ｆｌｌ上に素
子間分離領域となる選択酸化（ＬＯＧＯ３）によるＳｉ
Ｏ□層（２）を形成し、このＳｉｎｇ層（２）で囲まれ
た素子形成領域にＳｉｎｇよりなるゲート酸化膜（３）
を介して第１層多結晶シリコンよりなるゲート電極（４
）を形成し、また基板表面にソース領域（５）及びドレ
イン領域（６）を形成した後、ＳｉＯ□層（７）を介し
て負荷抵抗となる高抵抗多結晶シリコン（第２層多結晶
シリコンよりなる）（８）を形成し、さらにＳｉｎｇ層
を介して全面に低圧ＣＶＤ （化学気相成長）によるＳ
ｉＮ膜（９）及び八ｓＳＧ （ヒ素シリケートガラス）
、ｐｓｃ（リンシリケートガラス）又はＢＰＳＧ （ボ
ロン・リンシリケートガラス）等による眉間絶縁膜即ち
所謂リフロー膜（１０）を形成する。次いで、ソース領
域（５）及びドレイン領域（６）に対応するコンタクト
孔を形成し・Ｔｉ系バリヤメタル（１４）及びＡＩ主体
のメタル（１５）からなる金属配線即ちソース電極（１
１）及びドレイン電極（１２）を形成する。しかる後、
選択酸化ＳｉＯ□層（２）、高抵抗多結晶シリコン（８
）に達するエネルギーで水素イオンをイオン注入する。
子間分離領域となる選択酸化（ＬＯＧＯ３）によるＳｉ
Ｏ□層（２）を形成し、このＳｉｎｇ層（２）で囲まれ
た素子形成領域にＳｉｎｇよりなるゲート酸化膜（３）
を介して第１層多結晶シリコンよりなるゲート電極（４
）を形成し、また基板表面にソース領域（５）及びドレ
イン領域（６）を形成した後、ＳｉＯ□層（７）を介し
て負荷抵抗となる高抵抗多結晶シリコン（第２層多結晶
シリコンよりなる）（８）を形成し、さらにＳｉｎｇ層
を介して全面に低圧ＣＶＤ （化学気相成長）によるＳ
ｉＮ膜（９）及び八ｓＳＧ （ヒ素シリケートガラス）
、ｐｓｃ（リンシリケートガラス）又はＢＰＳＧ （ボ
ロン・リンシリケートガラス）等による眉間絶縁膜即ち
所謂リフロー膜（１０）を形成する。次いで、ソース領
域（５）及びドレイン領域（６）に対応するコンタクト
孔を形成し・Ｔｉ系バリヤメタル（１４）及びＡＩ主体
のメタル（１５）からなる金属配線即ちソース電極（１
１）及びドレイン電極（１２）を形成する。しかる後、
選択酸化ＳｉＯ□層（２）、高抵抗多結晶シリコン（８
）に達するエネルギーで水素イオンをイオン注入する。
（１３）は水素イオン注入層である。ここで、例えばり
フロー膜（ｌＯ）は５０００人程度１低圧ＣＶＤ−５ｉ
Ｎ層（９）は５００人程１、その下（Ｄ ＣＶＤ−５ｉ
ｆｔ層（７）は３０００〜４０００人程度、選択酸化Ｓ
ｉＯ□層（２）は５０００人程度１低ることができる。
フロー膜（ｌＯ）は５０００人程度１低圧ＣＶＤ−５ｉ
Ｎ層（９）は５００人程１、その下（Ｄ ＣＶＤ−５ｉ
ｆｔ層（７）は３０００〜４０００人程度、選択酸化Ｓ
ｉＯ□層（２）は５０００人程度１低ることができる。
従って、水素は低圧ＣＶＤ−５ｉＮ膜（９）の下に注入
すればよいので、水素イオンＨ’の場合は４０ＫｅＶ
〜２００ＫｅＶで１０１４〜１０Ｉフイオン／ ｃｄ程
度打ち込めばよい。４０ＫｅＶ打ち込んだときの水素イ
オンＨ°のＲ１は約５３００１程度、２００ＫｅＶ打ち
込んだときの水素イオンＨ゛のＲｒは約１５３００１程
度となる。
すればよいので、水素イオンＨ’の場合は４０ＫｅＶ
〜２００ＫｅＶで１０１４〜１０Ｉフイオン／ ｃｄ程
度打ち込めばよい。４０ＫｅＶ打ち込んだときの水素イ
オンＨ°のＲ１は約５３００１程度、２００ＫｅＶ打ち
込んだときの水素イオンＨ゛のＲｒは約１５３００１程
度となる。
また、Ｔｉ系バリヤメタルを用いた電極メタルとしては
、Ｔｉ／Ｔｉ０Ｎ／ Ａ１． Ｔｉ／ＴｉＮ ／ Ａ１
． Ｔｉ／ＴｉＮ ／ Ａ１． Ｔｉ／ＴｉＮ／＾１
、 Ｔｉ／ＴａＳｉ／ Ａ Ｉｔ、Ｔｉ／ＴｉＳｉ、
／ Ａ１、Ｔｉ／ＴａＳｉ、 ／ ＡＩ、（但し、ＡＩ
としてはＡｌ、 Ａｆｆ−５ｉ又はＡＮＳｉ−Ｃｕ等
を用いうる）を用いることができる。
、Ｔｉ／Ｔｉ０Ｎ／ Ａ１． Ｔｉ／ＴｉＮ ／ Ａ１
． Ｔｉ／ＴｉＮ ／ Ａ１． Ｔｉ／ＴｉＮ／＾１
、 Ｔｉ／ＴａＳｉ／ Ａ Ｉｔ、Ｔｉ／ＴｉＳｉ、
／ Ａ１、Ｔｉ／ＴａＳｉ、 ／ ＡＩ、（但し、ＡＩ
としてはＡｌ、 Ａｆｆ−５ｉ又はＡＮＳｉ−Ｃｕ等
を用いうる）を用いることができる。
そして、第１図Ａにおいて低圧ＣＶＤ−５ｉＮ膜（９）
下のＳｉＯ□層（２）及び高抵抗多結晶シリコン（８）
中に水素イオンを注入した後、３００℃〜５００℃、５
分〜１０分の低温アニールを施す。
下のＳｉＯ□層（２）及び高抵抗多結晶シリコン（８）
中に水素イオンを注入した後、３００℃〜５００℃、５
分〜１０分の低温アニールを施す。
次いで、全面に例えばプラズマＳｉＮによるオーバーコ
ート層（１６）を被着形成して第１図Ｂに示す抵抗負荷
型スタティックＲＡＭ （１７）を得る。
ート層（１６）を被着形成して第１図Ｂに示す抵抗負荷
型スタティックＲＡＭ （１７）を得る。
上述の製法によれば、全面に水素拡散を抑制する低圧Ｃ
ＶＤ−３ｉＮ膜（９）及びリフロー膜（１０）が形成さ
れ、水素拡散を抑制するＴｉ系バリヤメタルを用いたソ
ース電極（１１）及びドレイン電極（１２）が形成され
ているも、低圧ＣＶＤ−３ｉＮ膜（９）の下のＳｉＯ□
層（２）中及び高抵抗多結晶シリコン（８）に水素イオ
ンをイオン注入して低温アニールを行うことにより、水
素イオンをＳｉ ＳｉＯ□界面に拡散せしめることが
でき、５ｉ−５ｉＯ２界面を良好に改善することができ
る。従って、電気的特性この例ではＭＯＳ ）ランジス
タの閾値■、いサブスレッショルド係数：Ｓ値を理想的
な水準にまで改善することができる。
ＶＤ−３ｉＮ膜（９）及びリフロー膜（１０）が形成さ
れ、水素拡散を抑制するＴｉ系バリヤメタルを用いたソ
ース電極（１１）及びドレイン電極（１２）が形成され
ているも、低圧ＣＶＤ−３ｉＮ膜（９）の下のＳｉＯ□
層（２）中及び高抵抗多結晶シリコン（８）に水素イオ
ンをイオン注入して低温アニールを行うことにより、水
素イオンをＳｉ ＳｉＯ□界面に拡散せしめることが
でき、５ｉ−５ｉＯ２界面を良好に改善することができ
る。従って、電気的特性この例ではＭＯＳ ）ランジス
タの閾値■、いサブスレッショルド係数：Ｓ値を理想的
な水準にまで改善することができる。
また同時に水素が高抵抗多結晶シリコン（８）にも拡散
されることにより、高抵抗多結晶シリコン（８）の抵抗
値をコントロールすることができ、即ち抵抗値を大きく
することができ、従ってスタンバイ電流を低下すること
ができる。
されることにより、高抵抗多結晶シリコン（８）の抵抗
値をコントロールすることができ、即ち抵抗値を大きく
することができ、従ってスタンバイ電流を低下すること
ができる。
そして、本性は、従来の水素を含むガス雰囲気中で熱処
理して水素を拡散させる所謂熱拡散法に比較して次のよ
うな利点を有する。
理して水素を拡散させる所謂熱拡散法に比較して次のよ
うな利点を有する。
熱拡散法ではＴｉ系バリヤメタルを用いた場合、水素を
５ｉ−ＳｉＯ２界面に拡散させるための拡散路を適当な
個所に設ける必要があるが、本性では拡散路を設ける必
要はない。
５ｉ−ＳｉＯ２界面に拡散させるための拡散路を適当な
個所に設ける必要があるが、本性では拡散路を設ける必
要はない。
熱拡散法ではオーバーコート層として水素を拡散するプ
ラズマＳｉＮ層を用いなければならないが、本性ではオ
ーバーコート層はプラズマＳｉＮ以外のもの例えば＾ｓ
ＳＧ等を用いることも可能である。
ラズマＳｉＮ層を用いなければならないが、本性ではオ
ーバーコート層はプラズマＳｉＮ以外のもの例えば＾ｓ
ＳＧ等を用いることも可能である。
熱拡散法では熱処理時間が６０分〜１５０分程度である
が、本性では水素イオン注入後の熱処理である５分〜１
０分で済み、熱処理時間が短縮される。
が、本性では水素イオン注入後の熱処理である５分〜１
０分で済み、熱処理時間が短縮される。
熱拡散法では水素拡散は不均一であり、水素量の制御性
も悪いが、本性ではイオン注入によるため、水素拡散は
Ｓｔ −５ｉ（ｈ界面の各部で均一に行われ、且つ水素
量の制御性も良い。
も悪いが、本性ではイオン注入によるため、水素拡散は
Ｓｔ −５ｉ（ｈ界面の各部で均一に行われ、且つ水素
量の制御性も良い。
尚、上例では抵抗負荷型のスタティックＲＡＭに適用し
たが、その他のＭＯＳ −ＬＳＩ或はバイポーラＩＣ等
にも適用できる。バイポーラＩＣに適用した場合にはＳ
ｔ ５ｉ０２界面の改善で電流増幅率ｈｙｔのばらつ
きが回避され、ｈｙｙを理想的な水準まで改善すること
ができる。
たが、その他のＭＯＳ −ＬＳＩ或はバイポーラＩＣ等
にも適用できる。バイポーラＩＣに適用した場合にはＳ
ｔ ５ｉ０２界面の改善で電流増幅率ｈｙｔのばらつ
きが回避され、ｈｙｙを理想的な水準まで改善すること
ができる。
又、上例ではＴｉ系バリヤメタルを用いたが、これに限
らず通常のＡＩ主体のメタルを用いた半導体装置にも本
発明は適用できる。
らず通常のＡＩ主体のメタルを用いた半導体装置にも本
発明は適用できる。
本発明によれば、半導体基板に接する酸化層中に水素イ
オンをイオン注入した後、熱処理して５ｉ−ＳｉＯ２界
面に水素を拡散させることにより、Ｓｉ −５１０ｇ界
面を改善することができ、電気的特性を改善することが
できる。
オンをイオン注入した後、熱処理して５ｉ−ＳｉＯ２界
面に水素を拡散させることにより、Ｓｉ −５１０ｇ界
面を改善することができ、電気的特性を改善することが
できる。
特に、全面が水素拡散を抑制する高温ＣＶＯ・ＳｉＮ層
、ＰＳＧ層、ＢＰＳＧ層等で覆われ、またＴｉ系バリヤ
メタルが用いられている半導体装置においても、水素を
５ｉ−３ｉ（ｈ界面に拡散してそのＳｔ −ＳｉＯ２界
面を改善することができる。
、ＰＳＧ層、ＢＰＳＧ層等で覆われ、またＴｉ系バリヤ
メタルが用いられている半導体装置においても、水素を
５ｉ−３ｉ（ｈ界面に拡散してそのＳｔ −ＳｉＯ２界
面を改善することができる。
従って高集積の？ｌ０Ｓ−ＬＳＩ 、バイポーラＩＣ等
の５ｉ−ＳｉＯｚ界面特性の改善に適用して好適ならし
めるものである。
の５ｉ−ＳｉＯｚ界面特性の改善に適用して好適ならし
めるものである。
第１図Ａ及びＢは本発明の半導体装置の製法の一例を示
す工程図である。 （１）はシリコン基板、＋２１． ＋７１はＳｉＯ□層
、（４）はゲート電極、（５）はソース領域、（６）は
ドレイン領域、（８）は高抵抗多結晶シリコン、（９）
は低圧ＣＶＤ−５ｉＮ層、（１０）はりフロー膜、（１
１） 、 （１２）はＴｉ系バリヤメタルの電極、（１
３）はイオン注入層、（１４）はＴｉ系バリヤメタル、
（１５）はＡＩ主体のメタル、（１６）はオーバーコー
ト層である。
す工程図である。 （１）はシリコン基板、＋２１． ＋７１はＳｉＯ□層
、（４）はゲート電極、（５）はソース領域、（６）は
ドレイン領域、（８）は高抵抗多結晶シリコン、（９）
は低圧ＣＶＤ−５ｉＮ層、（１０）はりフロー膜、（１
１） 、 （１２）はＴｉ系バリヤメタルの電極、（１
３）はイオン注入層、（１４）はＴｉ系バリヤメタル、
（１５）はＡＩ主体のメタル、（１６）はオーバーコー
ト層である。
Claims (1)
- 半導体基板に接する酸化層中に水素イオンをイオン注入
した後、熱処理してＳｉ−ＳｉＯ＿２界面に水素を拡散
させることを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078637A JPH01251724A (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078637A JPH01251724A (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251724A true JPH01251724A (ja) | 1989-10-06 |
Family
ID=13667385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078637A Pending JPH01251724A (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474431A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-03-31 JP JP63078637A patent/JPH01251724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474431A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
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