JPH04303939A - リードフレームおよびこのリードフレームを用いた半導体装置 - Google Patents
リードフレームおよびこのリードフレームを用いた半導体装置Info
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- JPH04303939A JPH04303939A JP3092867A JP9286791A JPH04303939A JP H04303939 A JPH04303939 A JP H04303939A JP 3092867 A JP3092867 A JP 3092867A JP 9286791 A JP9286791 A JP 9286791A JP H04303939 A JPH04303939 A JP H04303939A
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- lead
- die pad
- resin film
- semiconductor element
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を搭載する
ためのリードフレームおよびこのリードフレームを用い
た半導体装置に関するものである。
ためのリードフレームおよびこのリードフレームを用い
た半導体装置に関するものである。
【０００２】
【従来の技術】現在、ＬＳＩパッケージはＳＭＤ（Ｓｕ
ｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）化およびピン
ピッチシュリンクによる小型化の傾向にある。汎用大容
量メモリーを代表するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、
メモリー容量の増大によりチップサイズが１．５倍／世
代の割合で大型化してきている。
ｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）化およびピン
ピッチシュリンクによる小型化の傾向にある。汎用大容
量メモリーを代表するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、
メモリー容量の増大によりチップサイズが１．５倍／世
代の割合で大型化してきている。
【０００３】このようなＤＲＡＭ素子を実装するために
従来に使用されているリードフレームとして、図５に示
すようなリードフレームがある。図５に示すように、こ
のリードフレーム１５は、下方にオフセットされた素子
を搭載するためのダイパッド１５ａ、搭載する素子の電
極と接続されるインナーリード１５ｂ、このインナーリ
ード１５ｂに連続して形成され外部回路と接続されるア
ウターリード１５ｃ、これらのダイパッド１５ａ、イン
ナーリード１５ｂ、アウターリード１５ｃを支持するフ
レーム（ダムバー）１５ｄ、このフレーム１５ｄを枠体
１５ｆに支持する接合部１５ｅからなっている。このよ
うなリードフレーム１５は、４２アロイなどの基材を用
いてケミカルエッチングやプレス加工によって一体的に
形成される。
従来に使用されているリードフレームとして、図５に示
すようなリードフレームがある。図５に示すように、こ
のリードフレーム１５は、下方にオフセットされた素子
を搭載するためのダイパッド１５ａ、搭載する素子の電
極と接続されるインナーリード１５ｂ、このインナーリ
ード１５ｂに連続して形成され外部回路と接続されるア
ウターリード１５ｃ、これらのダイパッド１５ａ、イン
ナーリード１５ｂ、アウターリード１５ｃを支持するフ
レーム（ダムバー）１５ｄ、このフレーム１５ｄを枠体
１５ｆに支持する接合部１５ｅからなっている。このよ
うなリードフレーム１５は、４２アロイなどの基材を用
いてケミカルエッチングやプレス加工によって一体的に
形成される。
【０００４】このようなリードフレーム１５を用いてＤ
ＲＡＭ素子を実装したパッケージとして、図６に示すよ
うな１Ｍビットの容量を有するＤＲＡＭ素子を実装した
プラスチックパッケージがある。このプラスチックパッ
ケージは、リードフレーム１６（図５のリードフレーム
１５と同じ）のダイパッド１６ａにＤＲＡＭ素子である
Ｓｉチップ１６ｂを搭載し、このダイパッド１６ａにほ
ぼ等しい平面内にリードフレーム１６のインナーリード
１６ｃを配置し、ボンディングワイヤ１６ｄを用いてＳ
ｉチップ１６ｂ上のボンディングパッド１６ｅとリード
フレーム１６のインナーリード１６ｃとの接続を行い、
その後封止樹脂１６ｆによりモールドして形成されたも
のである。なお１６ｇはダイパッド１６ａを支持するタ
イバーである。
ＲＡＭ素子を実装したパッケージとして、図６に示すよ
うな１Ｍビットの容量を有するＤＲＡＭ素子を実装した
プラスチックパッケージがある。このプラスチックパッ
ケージは、リードフレーム１６（図５のリードフレーム
１５と同じ）のダイパッド１６ａにＤＲＡＭ素子である
Ｓｉチップ１６ｂを搭載し、このダイパッド１６ａにほ
ぼ等しい平面内にリードフレーム１６のインナーリード
１６ｃを配置し、ボンディングワイヤ１６ｄを用いてＳ
ｉチップ１６ｂ上のボンディングパッド１６ｅとリード
フレーム１６のインナーリード１６ｃとの接続を行い、
その後封止樹脂１６ｆによりモールドして形成されたも
のである。なお１６ｇはダイパッド１６ａを支持するタ
イバーである。
【０００５】しかしながら、このリードフレーム１５を
用いてＤＲＡＭ素子を実装した場合、メモリー容量が１
Ｍを超えると、チップ面積がさらに大きくなり、標準化
されたパッケージサイズへの収納が困難となる。例えば
、図７に示すように４ＭビットＤＲＡＭ素子を、幅３０
０ミルのＤＩＰパッケージ、幅３００ミルおよび長さ６
７５ミルのＳＯＪパッケージ、あるいは幅３５０ミルお
よび長さ６７５ミルのＳＯＪパッケージに収めた場合、
パッケージに占めるチップ面積の割合は５４〜８５％に
もなる。このため、ダイパッド１５ａ横のモールド領域
の占有面積が小さくなり、インナーリード１５ｂの引き
回しが困難になるという問題が生じる。そこで、このよ
うなＤＲＡＭ素子の大型化に対応するために、図８（ａ
）に示すように、リードフレーム１８のインナーリード
１８ａの上面にポリイミド樹脂もしくはポリエーテルア
ミドイミド樹脂の絶縁性フィルム１８ｂを張り付け、こ
の絶縁性フィルム１８ｂ上にＬＳＩチップ１８ｃを配置
した構造とするか、あるいは図８（ｂ）に示すように、
インナーリード１８ａ下面に絶縁性樹脂フィルム１８ｂ
を張り合わせ、この絶縁性樹脂フィルム１８ｂとＬＳＩ
チップ１８ｃ上面とを張り合わせた構造とするかの対策
が取られている。
用いてＤＲＡＭ素子を実装した場合、メモリー容量が１
Ｍを超えると、チップ面積がさらに大きくなり、標準化
されたパッケージサイズへの収納が困難となる。例えば
、図７に示すように４ＭビットＤＲＡＭ素子を、幅３０
０ミルのＤＩＰパッケージ、幅３００ミルおよび長さ６
７５ミルのＳＯＪパッケージ、あるいは幅３５０ミルお
よび長さ６７５ミルのＳＯＪパッケージに収めた場合、
パッケージに占めるチップ面積の割合は５４〜８５％に
もなる。このため、ダイパッド１５ａ横のモールド領域
の占有面積が小さくなり、インナーリード１５ｂの引き
回しが困難になるという問題が生じる。そこで、このよ
うなＤＲＡＭ素子の大型化に対応するために、図８（ａ
）に示すように、リードフレーム１８のインナーリード
１８ａの上面にポリイミド樹脂もしくはポリエーテルア
ミドイミド樹脂の絶縁性フィルム１８ｂを張り付け、こ
の絶縁性フィルム１８ｂ上にＬＳＩチップ１８ｃを配置
した構造とするか、あるいは図８（ｂ）に示すように、
インナーリード１８ａ下面に絶縁性樹脂フィルム１８ｂ
を張り合わせ、この絶縁性樹脂フィルム１８ｂとＬＳＩ
チップ１８ｃ上面とを張り合わせた構造とするかの対策
が取られている。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
のインナーリード１８ａ、絶縁性フィルム１８ｂおよび
ＬＳＩチップ１８ｃによる構造を用いた従来のパッケー
ジ形態では、ＬＳＩチップ１８ｃ周辺部にインナーリー
ド１８ａを引き回すようになるので、リードの長さが長
くなり、その結果リードのもつ自己インダクタンスが高
くなっている。このような状況下で、システムレベルで
の高速化、すなわちＤＲＡＭ素子等のメモリ素子に対す
るアクセス時間の短縮を図ろうとすると、スイッチング
雑音による誤動作を生じるおそれがある。特に、ＤＲＡ
ＭやＳＲＡＭのようなメモリー素子は、アドレス系の誤
動作を生じやすい。
のインナーリード１８ａ、絶縁性フィルム１８ｂおよび
ＬＳＩチップ１８ｃによる構造を用いた従来のパッケー
ジ形態では、ＬＳＩチップ１８ｃ周辺部にインナーリー
ド１８ａを引き回すようになるので、リードの長さが長
くなり、その結果リードのもつ自己インダクタンスが高
くなっている。このような状況下で、システムレベルで
の高速化、すなわちＤＲＡＭ素子等のメモリ素子に対す
るアクセス時間の短縮を図ろうとすると、スイッチング
雑音による誤動作を生じるおそれがある。特に、ＤＲＡ
ＭやＳＲＡＭのようなメモリー素子は、アドレス系の誤
動作を生じやすい。
【０００７】本発明はこのような問題に鑑みてなされた
ものであって、その目的は、同一サイズのパッケージに
できるだけ大きな素子を搭載することができるようにす
るとともに、信号ラインの特性インピーダンス制御がで
きるリードフレームを提供することである。
ものであって、その目的は、同一サイズのパッケージに
できるだけ大きな素子を搭載することができるようにす
るとともに、信号ラインの特性インピーダンス制御がで
きるリードフレームを提供することである。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明は、少なくともインナーリードを有するリ
ードフレーム本体の該インナーリードの一部上に、表面
に配線パターンが形成された基板を配設し、該基板の上
に半導体素子を搭載するようになっているリードフレー
ムであって、前記基板に孔が形成されており、前記配線
パターンの一端が該孔を通して前記インナーリードと接
続されていることを特徴としている。またリードフレー
ム本体はさらにダイパッドを有しており、該ダイパッド
両側端の中央部に凹部が形成されているとともに、該凹
部内に前記インナーリードの先端が延設されていること
を特徴としている。
めに、本発明は、少なくともインナーリードを有するリ
ードフレーム本体の該インナーリードの一部上に、表面
に配線パターンが形成された基板を配設し、該基板の上
に半導体素子を搭載するようになっているリードフレー
ムであって、前記基板に孔が形成されており、前記配線
パターンの一端が該孔を通して前記インナーリードと接
続されていることを特徴としている。またリードフレー
ム本体はさらにダイパッドを有しており、該ダイパッド
両側端の中央部に凹部が形成されているとともに、該凹
部内に前記インナーリードの先端が延設されていること
を特徴としている。
【０００９】更に本発明は、リードフレーム本体がさら
にグランドピンを有しており、該グランドピンが前記ダ
イパッドと一体に形成されていることを特徴としている
。更に本発明は、さらに前記基板の裏面に導体箔が設け
られており、前記基板表面の配線パターンと該基板裏面
の導体箔とによりマイクロストリップ構造が構成されて
いることを特徴としている。
にグランドピンを有しており、該グランドピンが前記ダ
イパッドと一体に形成されていることを特徴としている
。更に本発明は、さらに前記基板の裏面に導体箔が設け
られており、前記基板表面の配線パターンと該基板裏面
の導体箔とによりマイクロストリップ構造が構成されて
いることを特徴としている。
【００１０】
【作用】このような構成をした本発明に係るリードフレ
ームおよびこのリードフレームを用いた半導体装置にお
いては、インナーリードを搭載する半導体素子の占有領
域内に配設することができるので、従来のようなインナ
ーリードをダイパッド周縁部に引き回したリードフレー
ムに比べて、パッケージサイズが大幅に小さくなるとと
もに、設計自由度が向上する。
ームおよびこのリードフレームを用いた半導体装置にお
いては、インナーリードを搭載する半導体素子の占有領
域内に配設することができるので、従来のようなインナ
ーリードをダイパッド周縁部に引き回したリードフレー
ムに比べて、パッケージサイズが大幅に小さくなるとと
もに、設計自由度が向上する。
【００１１】また、グランドピンとダイパッドとを一体
化しているので、グランド電位が安定するようになる。 更に、低誘電率樹脂フィルムの表面の配線パターンと裏
面の導体箔とによりマイクロストリップライン構造を形
成しているので、配線の特性インピーダンスのマッチン
グが可能となる。
化しているので、グランド電位が安定するようになる。 更に、低誘電率樹脂フィルムの表面の配線パターンと裏
面の導体箔とによりマイクロストリップライン構造を形
成しているので、配線の特性インピーダンスのマッチン
グが可能となる。
【００１２】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明に係るリードフレームの一実施例を示
す分解斜視図である。図１に示すように、この実施例に
おけるリードフレーム１は、リードフレーム本体２、こ
のリードフレーム本体２に接着される低誘電率樹脂フィ
ルム３から構成されており、低誘電率樹脂フィルム３は
、低誘電率樹脂フィルム基材４と、この低誘電率樹脂フ
ィルム基材４の裏面に形成された導体パターン５と、低
誘電率樹脂フィルム基材４の表面に形成された導体パタ
ーン６とからなる３層のフィルムで形成されている。。
る。図１は本発明に係るリードフレームの一実施例を示
す分解斜視図である。図１に示すように、この実施例に
おけるリードフレーム１は、リードフレーム本体２、こ
のリードフレーム本体２に接着される低誘電率樹脂フィ
ルム３から構成されており、低誘電率樹脂フィルム３は
、低誘電率樹脂フィルム基材４と、この低誘電率樹脂フ
ィルム基材４の裏面に形成された導体パターン５と、低
誘電率樹脂フィルム基材４の表面に形成された導体パタ
ーン６とからなる３層のフィルムで形成されている。。
【００１３】図２に示すように、リードフレーム本体２
は、図５に示す従来のリードフレーム５と基本構造にお
いて変わらないものである。すなわち、２ａはＨ字形の
ダイパッド、２ｂはインナーリード、２ｃはアウターリ
ード、２ｄはフレーム（ダムバー）、２ｅはフレーム２
ｄと枠２ｆとの接続部である。リードフレーム本体２が
図５に示す従来のリードフレーム５と異なる部分は、ダ
イパッド２ａの両側端に中央部がくぼんだ凹部２ｇ，２
ｈが形成されていて、これらの凹部２ｇ，２ｈ内までイ
ンナーリード２ｂの先端が延伸している点、グランドピ
ン２ｉがダイパッド２ａと一体に形成されている点であ
る。
は、図５に示す従来のリードフレーム５と基本構造にお
いて変わらないものである。すなわち、２ａはＨ字形の
ダイパッド、２ｂはインナーリード、２ｃはアウターリ
ード、２ｄはフレーム（ダムバー）、２ｅはフレーム２
ｄと枠２ｆとの接続部である。リードフレーム本体２が
図５に示す従来のリードフレーム５と異なる部分は、ダ
イパッド２ａの両側端に中央部がくぼんだ凹部２ｇ，２
ｈが形成されていて、これらの凹部２ｇ，２ｈ内までイ
ンナーリード２ｂの先端が延伸している点、グランドピ
ン２ｉがダイパッド２ａと一体に形成されている点であ
る。
【００１４】このようにインナーリード２ｂの先端が延
伸することにより、インナーリード２ｂの一部が後述す
るように半導体素子の占有領域内に位置するようになる
。また、グランドピン２ｉとダイパッド２ａとが一体で
あることにより、グランド電位が安定化される。
伸することにより、インナーリード２ｂの一部が後述す
るように半導体素子の占有領域内に位置するようになる
。また、グランドピン２ｉとダイパッド２ａとが一体で
あることにより、グランド電位が安定化される。
【００１５】図３（ａ）に示すように、導体パターン５
は、低誘電率樹脂フィルム３におけるＨ字形のグランド
（接地）プレーン５ａと、上下端に沿って形成された所
定数の支持パッド５ｂとからなっている。これらの支持
パッド５ｂは、搭載されるチップの裏面を水平に保持す
るためのものである。
は、低誘電率樹脂フィルム３におけるＨ字形のグランド
（接地）プレーン５ａと、上下端に沿って形成された所
定数の支持パッド５ｂとからなっている。これらの支持
パッド５ｂは、搭載されるチップの裏面を水平に保持す
るためのものである。
【００１６】図３（ｂ）に示すように、低誘電率樹脂フ
ィルム基材４には、４個のボンディング窓４ａ，４ｂ，
４ｃ，４ｄが形成されており、後述するようにこれらの
ボンディング窓４ａ，４ｂ，４ｃ，４ｄは、低誘電率樹
脂フィルム３におけるアウターリード６ｂとリードフレ
ーム本体２のインナーリード２ｂとの接続部に対応する
位置に設けられている。そしてこれらのボンディング窓
４ａ，４ｂ，４ｃ，４ｄによって、低誘電率樹脂フィル
ム３のアウターリード６ｂとリードフレーム本体２のイ
ンナーリード２ｂとが直接接続することが可能となる。 これにより、後述するように半導体素子８が低誘電率樹
脂フィルム３の上に搭載されたとき、インナーリード２
ｂの一部を半導体素子８の占有領域内に位置させること
ができるようになる。
ィルム基材４には、４個のボンディング窓４ａ，４ｂ，
４ｃ，４ｄが形成されており、後述するようにこれらの
ボンディング窓４ａ，４ｂ，４ｃ，４ｄは、低誘電率樹
脂フィルム３におけるアウターリード６ｂとリードフレ
ーム本体２のインナーリード２ｂとの接続部に対応する
位置に設けられている。そしてこれらのボンディング窓
４ａ，４ｂ，４ｃ，４ｄによって、低誘電率樹脂フィル
ム３のアウターリード６ｂとリードフレーム本体２のイ
ンナーリード２ｂとが直接接続することが可能となる。 これにより、後述するように半導体素子８が低誘電率樹
脂フィルム３の上に搭載されたとき、インナーリード２
ｂの一部を半導体素子８の占有領域内に位置させること
ができるようになる。
【００１７】なお本実施例では、低誘電率樹脂フィルム
基材４に４個のボンディング窓４ａ，４ｂ，４ｃ，４ｄ
を形成しているが、ボンディング窓は、例えば図３（ｄ
）に示すように２個設けるようにすることもできるし、
あるいは図３（ｅ）に示すようにリードの本数分だけ〔
図３（ｅ）では１２個例示されている〕設けるようにす
ることもできる。このように、ボンディング窓は適宜数
設けることができる。図３（ｃ）に示すように、導体パ
ターン６は、左右端に向かって延びる所定数のアウター
リード６ａと、これらのアウターリード６ａに連続して
形成され、上下端に向かって延びるインナーリード６ｂ
と、上下端に沿って形成された所定数の支持パッド６ｃ
とからなっている。これらの支持パッド６ｃは、搭載さ
れるチップの裏面を水平に保持するためのものである。
基材４に４個のボンディング窓４ａ，４ｂ，４ｃ，４ｄ
を形成しているが、ボンディング窓は、例えば図３（ｄ
）に示すように２個設けるようにすることもできるし、
あるいは図３（ｅ）に示すようにリードの本数分だけ〔
図３（ｅ）では１２個例示されている〕設けるようにす
ることもできる。このように、ボンディング窓は適宜数
設けることができる。図３（ｃ）に示すように、導体パ
ターン６は、左右端に向かって延びる所定数のアウター
リード６ａと、これらのアウターリード６ａに連続して
形成され、上下端に向かって延びるインナーリード６ｂ
と、上下端に沿って形成された所定数の支持パッド６ｃ
とからなっている。これらの支持パッド６ｃは、搭載さ
れるチップの裏面を水平に保持するためのものである。
【００１８】このように構成された低誘電率樹脂フィル
ム３は、低誘電率樹脂フィルム基材４の表面および裏面
に導体箔を接着した３層のフィルム（例えば商品名ＥＳ
ＰＡＮＥＸ）を用い、この３層フィルムの導体箔に例え
ばフォトリソグラフィーにより導体パターン５，６を形
成することにより、作製される。
ム３は、低誘電率樹脂フィルム基材４の表面および裏面
に導体箔を接着した３層のフィルム（例えば商品名ＥＳ
ＰＡＮＥＸ）を用い、この３層フィルムの導体箔に例え
ばフォトリソグラフィーにより導体パターン５，６を形
成することにより、作製される。
【００１９】そして、図１および図４に示すようにこの
低誘電率樹脂フィルム３をリードフレーム本体２のダイ
パッド２ａおよびインナーリード２ｂに跨る形（図１に
二点鎖線Ａで図示）で配置し、固定する。その場合、グ
ランドプレーン５ａとダイパッド２ａとは導電性接着剤
あるいは導電性樹脂フィルムによって接着されて電気的
に導通されている。
低誘電率樹脂フィルム３をリードフレーム本体２のダイ
パッド２ａおよびインナーリード２ｂに跨る形（図１に
二点鎖線Ａで図示）で配置し、固定する。その場合、グ
ランドプレーン５ａとダイパッド２ａとは導電性接着剤
あるいは導電性樹脂フィルムによって接着されて電気的
に導通されている。
【００２０】また、インナーリード２ｂのリード間にお
いては、不用な接着剤等が介在しないようにしており、
これによりリード間のマイグレーションを引き起こすこ
とがないようにしている。更に、低誘電率樹脂フィルム
３の表面の導体パターン６と裏面の導体パターン５とに
より、マイクロストリップライン構造が構成されている
。
いては、不用な接着剤等が介在しないようにしており、
これによりリード間のマイグレーションを引き起こすこ
とがないようにしている。更に、低誘電率樹脂フィルム
３の表面の導体パターン６と裏面の導体パターン５とに
より、マイクロストリップライン構造が構成されている
。
【００２１】図４（ｂ）に示すように、リードフレーム
本体２のインナーリード２ｂと低誘電率樹脂フィルム３
における導体パターン６のインナーリード６ｂとを、イ
ンナーリード６ｂを曲げ、ボンディング窓４ａ，４ｂ，
４ｃ，４ｄを通して直接接続することにより、本実施例
のリードフレーム１が完成される。なお、インナーリー
ド２ｂとインナーリード６ｂとの接続は、各リード毎に
荷重および超音波を加えることができるシングルポイン
トボンダーを用いて、荷重３００ｇ、超音波出力３．０
Ｗ、ボンディング時間５０ｍｓ、ステージ温度４００℃
の条件で行うことができる。もちろん、他の方法および
他の条件で行うこともでき、また異方性導電フィルムに
よりギャングボンドも可能である。
本体２のインナーリード２ｂと低誘電率樹脂フィルム３
における導体パターン６のインナーリード６ｂとを、イ
ンナーリード６ｂを曲げ、ボンディング窓４ａ，４ｂ，
４ｃ，４ｄを通して直接接続することにより、本実施例
のリードフレーム１が完成される。なお、インナーリー
ド２ｂとインナーリード６ｂとの接続は、各リード毎に
荷重および超音波を加えることができるシングルポイン
トボンダーを用いて、荷重３００ｇ、超音波出力３．０
Ｗ、ボンディング時間５０ｍｓ、ステージ温度４００℃
の条件で行うことができる。もちろん、他の方法および
他の条件で行うこともでき、また異方性導電フィルムに
よりギャングボンドも可能である。
【００２２】次に、本実施例のリードフレーム１を用い
て半導体素子を搭載して半導体装置を製造する場合につ
いて説明する。図４（ａ），（ｂ）に示すように、低誘
電率樹脂フィルム３の上に絶縁膜７を介して半導体素子
８を搭載し固定する。絶縁膜７は導体パターン６と半導
体素子８の裏面との絶縁を保持するものであり、例えば
スクリーン印刷によりソルダーレジストを塗布すること
により形成されるが、これに限定されることなく、絶縁
膜７の形成は他の方法でもよい。
て半導体素子を搭載して半導体装置を製造する場合につ
いて説明する。図４（ａ），（ｂ）に示すように、低誘
電率樹脂フィルム３の上に絶縁膜７を介して半導体素子
８を搭載し固定する。絶縁膜７は導体パターン６と半導
体素子８の裏面との絶縁を保持するものであり、例えば
スクリーン印刷によりソルダーレジストを塗布すること
により形成されるが、これに限定されることなく、絶縁
膜７の形成は他の方法でもよい。
【００２３】同図（ａ）に示すように、半導体素子８の
電極８ａと低誘電率樹脂フィルム３における導体パター
ン６のアウターリード６ａとを、ワイヤ９ａを用いたワ
イヤボンディングにより接続し、半導体素子８の電極８
ａとリードフレーム本体２のダイパッド２ａとをワイヤ
９ｂを用いたワイヤボンディングにより接続する。
電極８ａと低誘電率樹脂フィルム３における導体パター
ン６のアウターリード６ａとを、ワイヤ９ａを用いたワ
イヤボンディングにより接続し、半導体素子８の電極８
ａとリードフレーム本体２のダイパッド２ａとをワイヤ
９ｂを用いたワイヤボンディングにより接続する。
【００２４】ところで、このように半導体素子８が低誘
電率樹脂フィルム３の上に搭載された状態では、同図（
ｂ）に示すようにリードフレーム本体２のインナーリー
ド２ｂと低誘電率樹脂フィルム３のインナーリード６ｂ
との接続部が、半導体素子８の占有領域内、すなわち半
導体素子６の下方に存在するようになる。このため、、
本実施例のリードフレーム１を用いたパッケージは、従
来のリードフレームを用いたパッケージよりもサイズが
小さいものとなる。
電率樹脂フィルム３の上に搭載された状態では、同図（
ｂ）に示すようにリードフレーム本体２のインナーリー
ド２ｂと低誘電率樹脂フィルム３のインナーリード６ｂ
との接続部が、半導体素子８の占有領域内、すなわち半
導体素子６の下方に存在するようになる。このため、、
本実施例のリードフレーム１を用いたパッケージは、従
来のリードフレームを用いたパッケージよりもサイズが
小さいものとなる。
【００２５】なお、前述の実施例では低誘電率樹脂フィ
ルム３に３層フィルムを用いるものとしているが、本発
明はこれに限定されるものではなく、表面に形成された
導体パターン６と低誘電率樹脂フィルム４とからなる２
層フィルムやその他多層フィルムを用いることもできる
。
ルム３に３層フィルムを用いるものとしているが、本発
明はこれに限定されるものではなく、表面に形成された
導体パターン６と低誘電率樹脂フィルム４とからなる２
層フィルムやその他多層フィルムを用いることもできる
。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
のリードフレームによれば、インナーリードを搭載する
半導体素子の占有領域内に配設することができるので、
従来のようなインナーリードをダイパッド周縁部に引き
回したリードフレームに比べて、パッケージサイズを大
幅に小さくできる。換言すれば、同一サイズのパッケー
ジにより大きな素子を搭載することができるようになる
。しかも、インナーリードの配線における設計自由度が
向上する。これにより、リードの線間容量および対地容
量の設計制御が容易となり、電気ノイズに対する改善を
図ることができる。
のリードフレームによれば、インナーリードを搭載する
半導体素子の占有領域内に配設することができるので、
従来のようなインナーリードをダイパッド周縁部に引き
回したリードフレームに比べて、パッケージサイズを大
幅に小さくできる。換言すれば、同一サイズのパッケー
ジにより大きな素子を搭載することができるようになる
。しかも、インナーリードの配線における設計自由度が
向上する。これにより、リードの線間容量および対地容
量の設計制御が容易となり、電気ノイズに対する改善を
図ることができる。
【００２７】また、グランドピンとダイパッドとを一体
化しているので、グランド電位を安定化させることがで
きる。更に、低誘電率樹脂フィルムの表面の配線パター
ンと裏面の導体箔とによりマイクロストリップライン構
造を形成しているので、配線の特性インピーダンスのマ
ッチングが可能となる。
化しているので、グランド電位を安定化させることがで
きる。更に、低誘電率樹脂フィルムの表面の配線パター
ンと裏面の導体箔とによりマイクロストリップライン構
造を形成しているので、配線の特性インピーダンスのマ
ッチングが可能となる。
【図１】本発明に係るリードフレームの一実施例を示す
分解斜視図である。
分解斜視図である。
【図２】この実施例におけるリードフレーム本体を示す
平面図である。
平面図である。
【図３】この実施例における３層の低誘電率樹脂フィル
ムを分解して示し、（ａ）は低誘電率樹脂フィルム基材
の裏面に形成される導体パターンの平面図、（ｂ）は低
誘電率樹脂フィルム基材の平面図、（ｃ）は低誘電率樹
脂フィルム基材の表面に形成される導体パターンの平面
図、（ｄ），（ｅ）はそれぞれ他の変形例の低誘電率樹
脂フィルム基材の平面図である。
ムを分解して示し、（ａ）は低誘電率樹脂フィルム基材
の裏面に形成される導体パターンの平面図、（ｂ）は低
誘電率樹脂フィルム基材の平面図、（ｃ）は低誘電率樹
脂フィルム基材の表面に形成される導体パターンの平面
図、（ｄ），（ｅ）はそれぞれ他の変形例の低誘電率樹
脂フィルム基材の平面図である。
【図４】この実施例のリードフレームに半導体素子を搭
載した状態を部分的に示し、（ａ）は半導体素子の電極
と低誘電率樹脂フィルムのアウターリードおよびリード
フレーム本体のダイパッドとの接続状態を示す断面図、
（ｂ）は低誘電率樹脂フィルムのインナーリードとリー
ドフレーム本体のダイパッドとの接続状態を示す断面図
である。
載した状態を部分的に示し、（ａ）は半導体素子の電極
と低誘電率樹脂フィルムのアウターリードおよびリード
フレーム本体のダイパッドとの接続状態を示す断面図、
（ｂ）は低誘電率樹脂フィルムのインナーリードとリー
ドフレーム本体のダイパッドとの接続状態を示す断面図
である。
【図５】従来のリードフレームの一例を示す平面図であ
る。
る。
【図６】この従来のリードフレームを用いて製造された
パッケージの一部を部分的に示す平面図である。
パッケージの一部を部分的に示す平面図である。
【図７】従来のリードフレームにおけるダイパッドに対
する半導体素子の占有領域を示す図である。
する半導体素子の占有領域を示す図である。
【図８】大型半導体素子をリードフレームに搭載する従
来の方法を部分的に示す斜視図である。
来の方法を部分的に示す斜視図である。
Claims (8)
- 【請求項１】 少なくともインナーリードを有するリ
ードフレーム本体の該インナーリードの一部上に、表面
に配線パターンが形成された基板を配設し、該基板の上
に半導体素子を搭載するようになっているリードフレー
ムであって、前記基板に孔が形成されており、前記配線
パターンの一端が該孔を通して前記インナーリードと接
続されていることを特徴とするリードフレーム。 - 【請求項２】 前記リードフレーム本体はさらにダイ
パッドを有しており、該ダイパッド両側端の中央部に凹
部が形成されているとともに、該凹部内に前記インナー
リードの先端が延設されていることを特徴とする請求項
２記載のリードフレーム。 - 【請求項３】 前記ダイパッドはＨ字形に形成されて
いることを特徴とする請求項２記載のリードフレーム。 - 【請求項４】 前記リードフレーム本体はさらにグラ
ンドピンを有しており、該グランドピンは前記ダイパッ
ドと一体に形成されていることを特徴とする請求項２ま
たは３記載のリードフレーム。 - 【請求項５】 さらに前記基板の裏面に導体箔が設け
られており、該導体箔と前記ダイパッドとが導電性接着
剤あるいは導電性樹脂フィルムによって接着されている
ことを特徴とする請求項２ないし４のいずれか１記載の
リードフレーム。 - 【請求項６】 前記導体箔がグランドプレーンとして
構成されていることを特徴とする請求項５記載のリード
フレーム。 - 【請求項７】 前記基板表面の配線パターンと前記基
板裏面の導体箔とによりマイクロストリップ構造が構成
されていることを特徴とする請求項５記載のリードフレ
ーム。 - 【請求項８】 請求項１ないし７のいずれか１記載の
リードフレームにおける前記基板上に半導体素子が搭載
されているとともに、該半導体素子の電極と前記ダイパ
ッドとがワイヤボンディングにより電気的に接続されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092867A JPH04303939A (ja) | 1991-03-30 | 1991-03-30 | リードフレームおよびこのリードフレームを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092867A JPH04303939A (ja) | 1991-03-30 | 1991-03-30 | リードフレームおよびこのリードフレームを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303939A true JPH04303939A (ja) | 1992-10-27 |
Family
ID=14066385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092867A Pending JPH04303939A (ja) | 1991-03-30 | 1991-03-30 | リードフレームおよびこのリードフレームを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214912A (ja) * | 1997-01-30 | 1998-08-11 | Sony Corp | 半導体装置及び半導体装置の製造方法並びに配線基板 |
-
1991
- 1991-03-30 JP JP3092867A patent/JPH04303939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214912A (ja) * | 1997-01-30 | 1998-08-11 | Sony Corp | 半導体装置及び半導体装置の製造方法並びに配線基板 |
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