JPH0430457A - モノリシック集積回路 - Google Patents
モノリシック集積回路Info
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- JPH0430457A JPH0430457A JP2136858A JP13685890A JPH0430457A JP H0430457 A JPH0430457 A JP H0430457A JP 2136858 A JP2136858 A JP 2136858A JP 13685890 A JP13685890 A JP 13685890A JP H0430457 A JPH0430457 A JP H0430457A
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- insulator substrate
- semi
- monolithic integrated
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
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- Waveguides (AREA)
- Microwave Amplifiers (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、衛星通信、移動体通信、レーダ等において
、増幅器、移相器、スイッチ、ミクサ。
、増幅器、移相器、スイッチ、ミクサ。
てい倍器などに使用するモノリシック集積回路に関する
ものである。
ものである。
第２図は例えば高木直他゛帰還抵抗内蔵分割形ＦＥＴを
用いたし帯広域帯高出カモノリシック増幅器′電子情報
通信学会春季全国大会、Ｃ−７２４、Ｐ２−５３３．１
９８９に示された従来のモノリシック集積回路を示す等
価回路図、第３図はモノリシックマイクロ波集積回路の
具体的構成を示す構成図であり、図において、１６は信
号の入力端子、１７は信号の出力端子、１８は第１のゲ
ートバイアス印加端子、１９は第２のゲートバイアス印
加端子、２０は第３のゲートバイアス印加端子、２１は
ドレインバイアス印加端子、２２は１段目半導体素子、
２３は２段目半導体素子、２４は３段目半導体素子、２
５は第１のインダクタ、２６は第２のインダクタ、２７
は第３のインダクタ、２８はキャパシタであり、これら
は半導体プロセス技術を用いて、単絶縁体基板２９上に
形成される。また、各半導体素子２２〜２４は能動回路
素子を構成し、各インダクタ２５〜２７やキャパシタ２
８などは受動回路素子を構成している。
用いたし帯広域帯高出カモノリシック増幅器′電子情報
通信学会春季全国大会、Ｃ−７２４、Ｐ２−５３３．１
９８９に示された従来のモノリシック集積回路を示す等
価回路図、第３図はモノリシックマイクロ波集積回路の
具体的構成を示す構成図であり、図において、１６は信
号の入力端子、１７は信号の出力端子、１８は第１のゲ
ートバイアス印加端子、１９は第２のゲートバイアス印
加端子、２０は第３のゲートバイアス印加端子、２１は
ドレインバイアス印加端子、２２は１段目半導体素子、
２３は２段目半導体素子、２４は３段目半導体素子、２
５は第１のインダクタ、２６は第２のインダクタ、２７
は第３のインダクタ、２８はキャパシタであり、これら
は半導体プロセス技術を用いて、単絶縁体基板２９上に
形成される。また、各半導体素子２２〜２４は能動回路
素子を構成し、各インダクタ２５〜２７やキャパシタ２
８などは受動回路素子を構成している。
次に動作について説明する。
第１のゲートバイアス印加端子１８．第２のゲ−トバイ
アス印加端子１９．第３のゲートバイアス印加端子２０
およびドレインバイアス印加端子２１には、１段目半導
体素子２２，２段目半導体素子２３および３段目半導体
素子２４を動作させるための直流電圧が印加される。こ
のとき、第１のインダクタ２５．第２のインダクタ２６
．第３のインダクタ２７およびキャパシタ２８は整合回
路素子としての役割とともに、信号が各バイアス印加端
子１８〜２１にもれ込むことを防止する。
アス印加端子１９．第３のゲートバイアス印加端子２０
およびドレインバイアス印加端子２１には、１段目半導
体素子２２，２段目半導体素子２３および３段目半導体
素子２４を動作させるための直流電圧が印加される。こ
のとき、第１のインダクタ２５．第２のインダクタ２６
．第３のインダクタ２７およびキャパシタ２８は整合回
路素子としての役割とともに、信号が各バイアス印加端
子１８〜２１にもれ込むことを防止する。
また、入力端子１６から入力した信号は、１段目半導体
素子２２，２段目半導体素子２３，３段目半導体素子２
４で増幅され、出力端子１７から出力される。
素子２２，２段目半導体素子２３，３段目半導体素子２
４で増幅され、出力端子１７から出力される。
従来のモノリシック集積回路は以上のように構成されて
いるので、各半導体素子２２〜２４や各インダクタ２５
〜２７．キヤパシタ２８などの受動回路素子の数が増大
すると、単絶縁体基板２９が大形化し、歩留りが悪くな
るほか、コストが高くなり、また、半導体基板２９が割
れたり、反ったりするなどの課題があった。
いるので、各半導体素子２２〜２４や各インダクタ２５
〜２７．キヤパシタ２８などの受動回路素子の数が増大
すると、単絶縁体基板２９が大形化し、歩留りが悪くな
るほか、コストが高くなり、また、半導体基板２９が割
れたり、反ったりするなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、歩留りを高く維持し、コストを安くすることが
できるとともに、半導体基板の割れおよび反り等を防止
できるモノリシック集積回路を得ることを目的とする。
もので、歩留りを高く維持し、コストを安くすることが
できるとともに、半導体基板の割れおよび反り等を防止
できるモノリシック集積回路を得ることを目的とする。
この発明に係るモノリシック集積回路は、能動回路素子
と受動回路素子の一部およびこれに接続された第１のボ
ンディングパッドを有する第１の単絶縁体基板と、受動
回路素子のみおよびこれらに接続された第２のボンディ
ングパッドを有する第２の単絶縁体基板とを備え、上記
第１のボンディングパッドおよび第２のボンディングパ
ッドを接続手段により接続するようにしたものである。
と受動回路素子の一部およびこれに接続された第１のボ
ンディングパッドを有する第１の単絶縁体基板と、受動
回路素子のみおよびこれらに接続された第２のボンディ
ングパッドを有する第２の単絶縁体基板とを備え、上記
第１のボンディングパッドおよび第２のボンディングパ
ッドを接続手段により接続するようにしたものである。
この発明におけるモノリシック集積回路は、能動回路素
子と受動回路素子の一部を有する第１の単絶縁体基板と
受動回路素子のみを有する第２の単絶縁体基板とに分割
したことにより、単絶縁体基板を小型化し、その割れや
反りを防止して歩留りを向上する。また、第２の単絶縁
体基板は受動回路素子のみを有することから、半導体プ
ロセスに要するマスクの枚数低減による大幅な歩留り向
上を実現する。これにより、第１および第２の単絶縁体
基板で構成されるモノリシックマイクロ波集積回路の歩
留りを向上し、コストを大幅に低減可能にする。
子と受動回路素子の一部を有する第１の単絶縁体基板と
受動回路素子のみを有する第２の単絶縁体基板とに分割
したことにより、単絶縁体基板を小型化し、その割れや
反りを防止して歩留りを向上する。また、第２の単絶縁
体基板は受動回路素子のみを有することから、半導体プ
ロセスに要するマスクの枚数低減による大幅な歩留り向
上を実現する。これにより、第１および第２の単絶縁体
基板で構成されるモノリシックマイクロ波集積回路の歩
留りを向上し、コストを大幅に低減可能にする。
以下、この発明の一実施例を図について説明する。第１
図において、１はＦＥＴ、ダイオード。
図において、１はＦＥＴ、ダイオード。
トランジスタ等の能動回路素子２２〜２４と受動回路素
子の一部を有する第１の単絶縁体基板、２はスパイラル
インダクタ、ループインダクタ、多層コンデンサ、イン
タディジタルキャパシタ、折れ曲がり線路、抵抗等の受
動回路素子２５〜２８のみを有する第２の単絶縁体基板
、３，４，５゜６はそれぞれ能動回路素子２２〜２５に
接続された第１のボンディングパッド、７，８．９．１
０はそれぞれ受動回路素子２２〜２４に接続された第２
のボンディングパッド、１１，１２，１３゜１４はそれ
ぞれ対応する第１．第２のボンディングパッドどうしを
接続する金ワイヤ、金リボン等の接続手段、１５はソー
ス抵抗である。また、第１のボンディングパッド３〜６
は第１の単絶縁体基板１に形成され、第２のボンディン
グパッド７〜１０は第２の単絶縁体基板２に形成される
。なお、ソース抵抗１５は第２の単絶縁体基板２上にユ
ピ抵抗あるいはイオン注入抵抗などとして生成される。
子の一部を有する第１の単絶縁体基板、２はスパイラル
インダクタ、ループインダクタ、多層コンデンサ、イン
タディジタルキャパシタ、折れ曲がり線路、抵抗等の受
動回路素子２５〜２８のみを有する第２の単絶縁体基板
、３，４，５゜６はそれぞれ能動回路素子２２〜２５に
接続された第１のボンディングパッド、７，８．９．１
０はそれぞれ受動回路素子２２〜２４に接続された第２
のボンディングパッド、１１，１２，１３゜１４はそれ
ぞれ対応する第１．第２のボンディングパッドどうしを
接続する金ワイヤ、金リボン等の接続手段、１５はソー
ス抵抗である。また、第１のボンディングパッド３〜６
は第１の単絶縁体基板１に形成され、第２のボンディン
グパッド７〜１０は第２の単絶縁体基板２に形成される
。なお、ソース抵抗１５は第２の単絶縁体基板２上にユ
ピ抵抗あるいはイオン注入抵抗などとして生成される。
次に動作について説明する。
この発明のマイクロ波集積回路は、上記のような２分割
構造をなすが、基本的に第２図に示すものと同一の等何
回路を実現しており、従来と同様の動作を実行する。す
なわち、第１のゲートバイアス印加端子１８．第２のゲ
ートバイアス印加端子１９．第３のゲートバイアス印加
端子２０およびドレインバイアス印加端子２１には、１
段目半導体素子２２．２段目半導体素子２３および３段
目半導体素子２４を動作させるための直流電圧が印加さ
れる。このとき、第１のインダクタ２５゜第２のインダ
クタ２６．第３のインダクタ２７およびキャパシタ２８
は整合回路素子としての役割とともに、信号が各バイア
ス印加端子１８〜２１にもれ込むことを防止する。また
、入力端子１６から入力した信号は、１段目半導体素子
２２，２段目半導体素子２３，３段目半導体素子２４で
増幅され、出力端子１７から出力される。
構造をなすが、基本的に第２図に示すものと同一の等何
回路を実現しており、従来と同様の動作を実行する。す
なわち、第１のゲートバイアス印加端子１８．第２のゲ
ートバイアス印加端子１９．第３のゲートバイアス印加
端子２０およびドレインバイアス印加端子２１には、１
段目半導体素子２２．２段目半導体素子２３および３段
目半導体素子２４を動作させるための直流電圧が印加さ
れる。このとき、第１のインダクタ２５゜第２のインダ
クタ２６．第３のインダクタ２７およびキャパシタ２８
は整合回路素子としての役割とともに、信号が各バイア
ス印加端子１８〜２１にもれ込むことを防止する。また
、入力端子１６から入力した信号は、１段目半導体素子
２２，２段目半導体素子２３，３段目半導体素子２４で
増幅され、出力端子１７から出力される。
また、第１の単絶縁体基板１側の半導体素子２２〜２４
を含む能動回路と第２の単絶縁体基板２側の各インダク
タ２５〜２７．キヤパシタ２８などを含む受動回路とは
、上記のように第１のボンディングパッド３〜６と第２
のボンディングパッド７〜１０を介して各金ワイヤ１１
〜１４により接続されており、これらの両回路間の信号
の流れは従来と同様に高能率で行われる。また、特に、
受動回路のみを第２の単絶縁体基板２上に設けることに
よって、半導体プロセスに要するマスクの枚数低減によ
る大幅な歩留り向上を期待でき、これが結果的に、モノ
リシック集積回路の全体の歩留り向上に寄与することと
なる。
を含む能動回路と第２の単絶縁体基板２側の各インダク
タ２５〜２７．キヤパシタ２８などを含む受動回路とは
、上記のように第１のボンディングパッド３〜６と第２
のボンディングパッド７〜１０を介して各金ワイヤ１１
〜１４により接続されており、これらの両回路間の信号
の流れは従来と同様に高能率で行われる。また、特に、
受動回路のみを第２の単絶縁体基板２上に設けることに
よって、半導体プロセスに要するマスクの枚数低減によ
る大幅な歩留り向上を期待でき、これが結果的に、モノ
リシック集積回路の全体の歩留り向上に寄与することと
なる。
さらに、第２の単絶縁体基板２に抵抗を設ける場合には
、ユピ抵抗やイオン注入抵抗を用いることができるので
、誘電体基板上に薄膜抵抗を設ける場合と比較して、そ
の抵抗値の選択範囲が広がる。
、ユピ抵抗やイオン注入抵抗を用いることができるので
、誘電体基板上に薄膜抵抗を設ける場合と比較して、そ
の抵抗値の選択範囲が広がる。
また、第１の基板と第２の基板として同じ単絶縁体基板
１，２を使用しているため、各基板のつなぎ目での不連
続の影響が少なく、つなぎ目での反射特性の劣化が少な
くなる。歩留り向上効果は使用する半導体素子の数が多
いほど、また回路が大規模化するほど顕著となる。
１，２を使用しているため、各基板のつなぎ目での不連
続の影響が少なく、つなぎ目での反射特性の劣化が少な
くなる。歩留り向上効果は使用する半導体素子の数が多
いほど、また回路が大規模化するほど顕著となる。
なお、上記実施例では半導体素子２２〜２４を３つ含む
場合について示したが、その個数は何個でもよい。
場合について示したが、その個数は何個でもよい。
また、上記実施例では入力端子１６および出力端子１７
を第１の単絶縁体基板１上に設けたものを示したが、両
者を第２の単絶縁体基板２上に設けてもよく、上記実施
例と同様の効果を奏する。
を第１の単絶縁体基板１上に設けたものを示したが、両
者を第２の単絶縁体基板２上に設けてもよく、上記実施
例と同様の効果を奏する。
以上のように、この発明によれば、能動回路素子と受動
回路素子の一部およびこれに接続された第１のボンディ
ングパッドを有する第１の単絶縁体基板と、受動回路素
子のみおよびこれらに接続された第２のボンディングパ
ッドを有する第２の単絶縁体基板とを備え、上記第１の
ボンディングパッドおよび第２のボンディングパッドを
接続するように構成したので、各単絶縁体基板を小形化
でき、その歩留りの向上並びにコストの低減を図れると
ともに、その単絶縁体基板の割れや反りを未然に防止で
き、信頼性の高いモノリシック集積回路を提供できるも
のが得られる効果がある。
回路素子の一部およびこれに接続された第１のボンディ
ングパッドを有する第１の単絶縁体基板と、受動回路素
子のみおよびこれらに接続された第２のボンディングパ
ッドを有する第２の単絶縁体基板とを備え、上記第１の
ボンディングパッドおよび第２のボンディングパッドを
接続するように構成したので、各単絶縁体基板を小形化
でき、その歩留りの向上並びにコストの低減を図れると
ともに、その単絶縁体基板の割れや反りを未然に防止で
き、信頼性の高いモノリシック集積回路を提供できるも
のが得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるモノリシック集積回
路を示す構成図、第２図は従来のモノリシック集積回路
の等何回路を示す回路図、第３図は従来のモノリシック
集積回路を示す構成図である。 １は第１の単絶縁体基板、２は第２の単絶縁体基板、３
，４，５．６は第１のボンディングパッド、７，８，９
，１０は第２のボンディングパッド、１１，１２，１３
．１４は接続手段（金ワイヤ）、２２，２３．２４は能
動回路素子（半導体素子）、２５，２６，２７は受動回
路素子（インダクタ）、２８は受動回路素子（キャパシ
タ）。 なお、図中、同一符号は同一、または相当部分を示す。 （外２名）
路を示す構成図、第２図は従来のモノリシック集積回路
の等何回路を示す回路図、第３図は従来のモノリシック
集積回路を示す構成図である。 １は第１の単絶縁体基板、２は第２の単絶縁体基板、３
，４，５．６は第１のボンディングパッド、７，８，９
，１０は第２のボンディングパッド、１１，１２，１３
．１４は接続手段（金ワイヤ）、２２，２３．２４は能
動回路素子（半導体素子）、２５，２６，２７は受動回
路素子（インダクタ）、２８は受動回路素子（キャパシ
タ）。 なお、図中、同一符号は同一、または相当部分を示す。 （外２名）
Claims (1)
- 能動回路素子と受動回路素子の一部およびこれに接続
された第１のボンディングパッドを有する第１の単絶縁
体基板と、受動回路素子のみおよびこれらに接続された
第２のボンディングパッドを有する第２の単絶縁体基板
と、上記第１のボンディングパッドおよび第２のボンデ
ィングパッドを接続する接続手段とを備えたモノリシッ
ク集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136858A JP2549574B2 (ja) | 1990-05-25 | 1990-05-25 | モノリシック集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136858A JP2549574B2 (ja) | 1990-05-25 | 1990-05-25 | モノリシック集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430457A true JPH0430457A (ja) | 1992-02-03 |
| JP2549574B2 JP2549574B2 (ja) | 1996-10-30 |
Family
ID=15185160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136858A Expired - Fee Related JP2549574B2 (ja) | 1990-05-25 | 1990-05-25 | モノリシック集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549574B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011019047A (ja) * | 2009-07-08 | 2011-01-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2015023098A (ja) * | 2013-07-17 | 2015-02-02 | 住友電工デバイス・イノベーション株式会社 | 増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228202A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electron Corp | モノリシックマイクロ波集積回路 |
| JPH01293525A (ja) * | 1988-05-20 | 1989-11-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1990
- 1990-05-25 JP JP2136858A patent/JP2549574B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228202A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electron Corp | モノリシックマイクロ波集積回路 |
| JPH01293525A (ja) * | 1988-05-20 | 1989-11-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011019047A (ja) * | 2009-07-08 | 2011-01-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2015023098A (ja) * | 2013-07-17 | 2015-02-02 | 住友電工デバイス・イノベーション株式会社 | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2549574B2 (ja) | 1996-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |