JPS5885550A - 積層集積回路素子の製造方法 - Google Patents
積層集積回路素子の製造方法Info
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- JPS5885550A JPS5885550A JP18469581A JP18469581A JPS5885550A JP S5885550 A JPS5885550 A JP S5885550A JP 18469581 A JP18469581 A JP 18469581A JP 18469581 A JP18469581 A JP 18469581A JP S5885550 A JPS5885550 A JP S5885550A
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- Japan
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- semiconductor
- substrate
- electrode
- silicon
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は積層集積回路素子の製造方法に関し、特に各回
路素子を構成する半導体層間の電極配線技術に関するも
のである。
路素子を構成する半導体層間の電極配線技術に関するも
のである。
誘電体膜を全面あるいは一部介して半導体層を２層以上
積層し、各半導体層で回路素子機能を構成した積層集積
回路においては各半導体層間を電気的に接続するために
電極配線を行なう必要がある。これには従来多層プリン
ト基板等で用いられているスルーホールを形成しこのス
ルーホールを介して上下半導体層間の電気的導通を得る
方法があるが、積層集積回路素子に用いた場合にはスル
ーホールを微小な径とする必要があり、このため導通不
良等の問題が発生して良好な層間配線構造を得ることは
実際上非常に困難である。
積層し、各半導体層で回路素子機能を構成した積層集積
回路においては各半導体層間を電気的に接続するために
電極配線を行なう必要がある。これには従来多層プリン
ト基板等で用いられているスルーホールを形成しこのス
ルーホールを介して上下半導体層間の電気的導通を得る
方法があるが、積層集積回路素子に用いた場合にはスル
ーホールを微小な径とする必要があり、このため導通不
良等の問題が発生して良好な層間配線構造を得ることは
実際上非常に困難である。
また、一般的に誘電体膜は熱伝導率が小さく、従って積
層集積回路素子において各半導体層間の分離に誘電体膜
を介在させると、回路素子で発生する熱の放散を悪化さ
せ、誤動作を招く結果となる０ 本発明は上述の問題点に鑑み、積層集積回路素子の導通
不良等を防ぎまた積層された各半導体層からの熱放散を
各半導体層より取り出した電極の高熱伝導性によって促
進する良好な層間配線形成技術を有する積層集積回路素
子の製造方法を提供することを目的とするものである。
層集積回路素子において各半導体層間の分離に誘電体膜
を介在させると、回路素子で発生する熱の放散を悪化さ
せ、誤動作を招く結果となる０ 本発明は上述の問題点に鑑み、積層集積回路素子の導通
不良等を防ぎまた積層された各半導体層からの熱放散を
各半導体層より取り出した電極の高熱伝導性によって促
進する良好な層間配線形成技術を有する積層集積回路素
子の製造方法を提供することを目的とするものである。
以Ｆ１本発明の１実施例について図面を参照しながら詳
説する。
説する。
第１図は本発明の１実施例を説明する層間配線構造部の
構成図である。
構成図である。
シリコン基板１内に通常の方法で表面より不純物を導入
して必要な半導体素子を作り込み、この半導体素子に対
する電極３を堆積するとともにシリコン基板１に積層さ
れる」一部シリコン膜に作り込む半導体素子との間に電
極配線の必要な部分のみシリコン基板１周辺部まで第１
の酸化シリコン膜２を介して電極３を取り出しておく。
して必要な半導体素子を作り込み、この半導体素子に対
する電極３を堆積するとともにシリコン基板１に積層さ
れる」一部シリコン膜に作り込む半導体素子との間に電
極配線の必要な部分のみシリコン基板１周辺部まで第１
の酸化シリコン膜２を介して電極３を取り出しておく。
その後シリコン基板１周辺部を除いて第２の酸化シリコ
ン膜４で電極３上を被覆し、さらにその上に第２層シリ
コン膜５を同じくシリコン基板１周辺部を除いて形成す
る。この第２層シリコン膜５にシリコン基板ｌと同様に
半導体素子を作り込むとともに電極７を堆積する。この
際、下地のシリコン基板ｌあるいは更に上部のシリコン
膜との間に電極配線の必要な部分のみ第３の酸化シリコ
ン膜６を介して第２層シリコン膜５周辺までこの半導体
素子の電極７を取り出しておく。第２層シリコン膜５に
半導体素子を作り込んだ後、シリコン基板１周辺部およ
び第２層シリコン膜５周辺部に取り出し、た電極３，７
間の配線１２を積層形成する。同様に第４の酸化シリコ
ン膜８を介して積層された第３層シリコン膜９に半導体
素子を形成した後筒５の酸化シリコン膜１０を介して第
３層シリコン膜９周辺に取出した電極１１とシリコン基
板１および第２層シリコン膜５周辺に取出した電極３，
７間の配線１３を形成し、以下同様に第４層、第５層と
最上部のシリコン層まで順次半導体素子及び層間配線を
形成する。
ン膜４で電極３上を被覆し、さらにその上に第２層シリ
コン膜５を同じくシリコン基板１周辺部を除いて形成す
る。この第２層シリコン膜５にシリコン基板ｌと同様に
半導体素子を作り込むとともに電極７を堆積する。この
際、下地のシリコン基板ｌあるいは更に上部のシリコン
膜との間に電極配線の必要な部分のみ第３の酸化シリコ
ン膜６を介して第２層シリコン膜５周辺までこの半導体
素子の電極７を取り出しておく。第２層シリコン膜５に
半導体素子を作り込んだ後、シリコン基板１周辺部およ
び第２層シリコン膜５周辺部に取り出し、た電極３，７
間の配線１２を積層形成する。同様に第４の酸化シリコ
ン膜８を介して積層された第３層シリコン膜９に半導体
素子を形成した後筒５の酸化シリコン膜１０を介して第
３層シリコン膜９周辺に取出した電極１１とシリコン基
板１および第２層シリコン膜５周辺に取出した電極３，
７間の配線１３を形成し、以下同様に第４層、第５層と
最上部のシリコン層まで順次半導体素子及び層間配線を
形成する。
酸化シリコン膜２，４，６，８．１０は層間分離用の誘
電体層であり層間相互を絶縁する。各電極３，７゜Ｉ＋
及び配線１２．１３はＡｕ合金等の金属を蒸着等により
堆積することにより層設される。
電体層であり層間相互を絶縁する。各電極３，７゜Ｉ＋
及び配線１２．１３はＡｕ合金等の金属を蒸着等により
堆積することにより層設される。
第２図はこのようにして作製した積層集積回路素子の層
間配線の様子を上部から見た平面図である。図中第１図
と同一符号は同一事項を示す。
間配線の様子を上部から見た平面図である。図中第１図
と同一符号は同一事項を示す。
上記構造を有する積層集積回路素子を樹脂その他の絶縁
材料で必要に応じて表面被覆することにより集積回路装
置として利用される。
材料で必要に応じて表面被覆することにより集積回路装
置として利用される。
なお上記実施例は層間配線をチップ周辺部で行ったが第
３図に示すようにチップ中央部も用いてもよい。また層
間配線はシリコン層にトランジスタ、抵抗等の半導体素
子を形成した後に行なう必要はなく半導体素子形成途中
で行ってもよく、最上部シリコン層まで半導体素子を形
成した後、一度に各層間の配線を形成してもよい。
３図に示すようにチップ中央部も用いてもよい。また層
間配線はシリコン層にトランジスタ、抵抗等の半導体素
子を形成した後に行なう必要はなく半導体素子形成途中
で行ってもよく、最上部シリコン層まで半導体素子を形
成した後、一度に各層間の配線を形成してもよい。
半導体材料としては実施例のシリコンを初め、ゲルマニ
ウム、砒化ガリウム等すべての半４体材料が適用され、
またそれらのうち２種以上の半導体材料を各層に用いて
もよい。さらにこれら半導体材料は単結晶、多結晶、非
晶質のいずれであってもよい。
ウム、砒化ガリウム等すべての半４体材料が適用され、
またそれらのうち２種以上の半導体材料を各層に用いて
もよい。さらにこれら半導体材料は単結晶、多結晶、非
晶質のいずれであってもよい。
また層間絶縁に用いる材料は実施例の酸化シリコンを初
め誘電体材料であればいかなる材料でもよく、２層以上
に積層して用いてもよい。
め誘電体材料であればいかなる材料でもよく、２層以上
に積層して用いてもよい。
層間配線に用いる材料は導電性材料であればいかなる材
料でもよく、膜形成方法、パターン形成方法もいかなる
方法であるかを問わない。
料でもよく、膜形成方法、パターン形成方法もいかなる
方法であるかを問わない。
層間配線を行うために電極取出しを行った部分はその上
に半導体膜を形成した後、エツチング。
に半導体膜を形成した後、エツチング。
リー（才オ７等で半導体膜を除去してもよく・また半導
体膜形成時にその部分のみ半導体膜が形成されないよう
にしてもよい。
体膜形成時にその部分のみ半導体膜が形成されないよう
にしてもよい。
以上詳説した如く、本発明によれば積層半導体層間の電
気的導通を確実に得ることができ、導通不良等の問題が
発生することのない信頼性の高い積層集積回路素子を作
製することができる。また各半導体層に形成された回路
素子からの発熱を回路素子外へ延設された電極延長端よ
り大気中へ効率良く放散させることができ、動作特性を
安定に維持することが可能となる。
気的導通を確実に得ることができ、導通不良等の問題が
発生することのない信頼性の高い積層集積回路素子を作
製することができる。また各半導体層に形成された回路
素子からの発熱を回路素子外へ延設された電極延長端よ
り大気中へ効率良く放散させることができ、動作特性を
安定に維持することが可能となる。
第１図は本発明の１実施例を説明する積層集積回路素子
の層間配線部の断面模式図である。第２図は第１図に示
す積層集積回路素子の平面図である。 第３図は本発明の他の実施例を説明する積層集積回路素
子の平面図である。 ｌ・・シリコン基板 ２，４，６，８．ＩＱ・・・酸
化シ代理人 弁理士 福 士 愛 彦
の層間配線部の断面模式図である。第２図は第１図に示
す積層集積回路素子の平面図である。 第３図は本発明の他の実施例を説明する積層集積回路素
子の平面図である。 ｌ・・シリコン基板 ２，４，６，８．ＩＱ・・・酸
化シ代理人 弁理士 福 士 愛 彦
Claims (1)
- ｌ 素子形成を行った半導体層が誘電体層を介して少な
くとも２層以上積層された積層集積回路素子において、
基板側から順次各半導体層の一部を表面に露出させ、該
露出部に各半導体層の素子間の電極延設端を接続する配
線を堆積することを特徴とする積層集積回路素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18469581A JPS5885550A (ja) | 1981-11-17 | 1981-11-17 | 積層集積回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18469581A JPS5885550A (ja) | 1981-11-17 | 1981-11-17 | 積層集積回路素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885550A true JPS5885550A (ja) | 1983-05-21 |
Family
ID=16157753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18469581A Pending JPS5885550A (ja) | 1981-11-17 | 1981-11-17 | 積層集積回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875971A (en) * | 1987-04-05 | 1989-10-24 | Elron Electronic Industries, Ltd. | Fabrication of customized integrated circuits |
| US4924287A (en) * | 1985-01-20 | 1990-05-08 | Avner Pdahtzur | Personalizable CMOS gate array device and technique |
-
1981
- 1981-11-17 JP JP18469581A patent/JPS5885550A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924287A (en) * | 1985-01-20 | 1990-05-08 | Avner Pdahtzur | Personalizable CMOS gate array device and technique |
| US4875971A (en) * | 1987-04-05 | 1989-10-24 | Elron Electronic Industries, Ltd. | Fabrication of customized integrated circuits |
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