JPH04305747A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH04305747A JPH04305747A JP3070104A JP7010491A JPH04305747A JP H04305747 A JPH04305747 A JP H04305747A JP 3070104 A JP3070104 A JP 3070104A JP 7010491 A JP7010491 A JP 7010491A JP H04305747 A JPH04305747 A JP H04305747A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- memory
- built
- processor
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理システムにおけ
るプロセッサチップに内蔵されたキャッシュメモリとチ
ップ外部に付加された外部キャッシュメモリの制御を行
うキャッシュメモリ制御方式に関する。コンピュータシ
ステムの利用分野の拡大に伴い、プロセッサの高性能化
が要求されている。このため、キャッシュメモリを用い
た方法が提案されているが、それと共にキャッシュメモ
リの異常発生状態を監視する方法も重要になってきてい
る。本発明はプロセッサに内蔵してキャッシュメモリを
設けることが可能になったためなされたものである。
るプロセッサチップに内蔵されたキャッシュメモリとチ
ップ外部に付加された外部キャッシュメモリの制御を行
うキャッシュメモリ制御方式に関する。コンピュータシ
ステムの利用分野の拡大に伴い、プロセッサの高性能化
が要求されている。このため、キャッシュメモリを用い
た方法が提案されているが、それと共にキャッシュメモ
リの異常発生状態を監視する方法も重要になってきてい
る。本発明はプロセッサに内蔵してキャッシュメモリを
設けることが可能になったためなされたものである。
【０００２】
【従来の技術】プロセッサに内蔵するキャッシュメモリ
が用いられていない場合の情報処理システムのブロック
図が、従来方式として図２に示される。すなわち、プロ
セッサ１′と主メモリ２の間に外部キャッシュメモリ３
が配置され、プロセッサ１′による高速アクセスが可能
となっている。キャッシュメモリは高速であるが高価で
あり、主メモリ２は低速であるが安価である。
が用いられていない場合の情報処理システムのブロック
図が、従来方式として図２に示される。すなわち、プロ
セッサ１′と主メモリ２の間に外部キャッシュメモリ３
が配置され、プロセッサ１′による高速アクセスが可能
となっている。キャッシュメモリは高速であるが高価で
あり、主メモリ２は低速であるが安価である。
【０００３】外部キャッシュメモリに記憶されたデータ
は、キャッシュヒット時、キャッシュメモリより出力さ
れ、この時のデータは、エラー検出回路９で監視され、
エラーが検出されると、それ以降外部キャッシュの動作
を停止するよう制御されている。
は、キャッシュヒット時、キャッシュメモリより出力さ
れ、この時のデータは、エラー検出回路９で監視され、
エラーが検出されると、それ以降外部キャッシュの動作
を停止するよう制御されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
ように、近年半導体技術の進歩により、プロセッサ内部
（同一チップ内）にキャッシュメモリを内蔵できるよう
になったため、内蔵キャッシュメモリの動作制御の新た
な方式の開発が必要となってきた。すなわち、外部キャ
ッシュメモリに異常が発生した場合、外部キャッシュメ
モリの動作停止と共に内蔵キャッシュメモリの動作も停
止させる必要がある。ところが、プロセッサに内蔵され
るキャッシュのため、プロセッサチップの端子に、キャ
ッシュメモリを即座に停止させるための入力端子が用意
されていないことがあり、この場合、外部キャッシュメ
モリの異常発生に伴う異常データを内蔵キャッシュメモ
リに取り込み、この異常データに基づいて、プログラム
の実行を継続するため、プロセッサの実行状態が異常と
なることがあった。
ように、近年半導体技術の進歩により、プロセッサ内部
（同一チップ内）にキャッシュメモリを内蔵できるよう
になったため、内蔵キャッシュメモリの動作制御の新た
な方式の開発が必要となってきた。すなわち、外部キャ
ッシュメモリに異常が発生した場合、外部キャッシュメ
モリの動作停止と共に内蔵キャッシュメモリの動作も停
止させる必要がある。ところが、プロセッサに内蔵され
るキャッシュのため、プロセッサチップの端子に、キャ
ッシュメモリを即座に停止させるための入力端子が用意
されていないことがあり、この場合、外部キャッシュメ
モリの異常発生に伴う異常データを内蔵キャッシュメモ
リに取り込み、この異常データに基づいて、プログラム
の実行を継続するため、プロセッサの実行状態が異常と
なることがあった。
【０００５】従って、本発明の目的は、外部キャッシュ
メモリに異常が生じた場合、直ちに内蔵キャッシュメモ
リの内容を無効化し、プロセッサの異常実行を防止する
ことにある。
メモリに異常が生じた場合、直ちに内蔵キャッシュメモ
リの内容を無効化し、プロセッサの異常実行を防止する
ことにある。
【０００６】
【課題を解決するための手段】本発明においては、図１
に例示されるように、半導体チップ内部に内蔵キャッシ
ュメモリ４を備えたプロセッサ１と、主メモリ２と、外
部キャッシュメモリ３と、該主メモリ２、該外部キャッ
シュメモリ３および該内蔵キャッシュメモリ４を制御す
るメモリ制御部６と、該外部キャッシュメモリ３の異常
検出回路５を具備し、該異常検出回路５が該外部キャッ
シュメモリ３に異常が発生したことを検出した時、該外
部キャッシュメモリ３の動作を停止すると共に、該内蔵
キャッシュメモリ４をパージすることを特徴とするキャ
ッシュメモリ制御方式が提供される。
に例示されるように、半導体チップ内部に内蔵キャッシ
ュメモリ４を備えたプロセッサ１と、主メモリ２と、外
部キャッシュメモリ３と、該主メモリ２、該外部キャッ
シュメモリ３および該内蔵キャッシュメモリ４を制御す
るメモリ制御部６と、該外部キャッシュメモリ３の異常
検出回路５を具備し、該異常検出回路５が該外部キャッ
シュメモリ３に異常が発生したことを検出した時、該外
部キャッシュメモリ３の動作を停止すると共に、該内蔵
キャッシュメモリ４をパージすることを特徴とするキャ
ッシュメモリ制御方式が提供される。
【０００７】
【作用】上述の方式を用いれば、プロセッサには、その
内蔵キャッシュメモリ４のためのパージ用入力端子があ
り、外部キャッシュにはパージ端子および動作禁止端子
を有し、異常検出回路５の出力は外部キャッシュメモリ
３の動作禁止端子と内蔵キャッシュメモリ４のパージ用
入力端子に接続されているから、外部キャッシュメモリ
３が異常を検出された時、外部キャッシュメモリ３およ
び内蔵キャッシュメモリ４の双方の動作を停止できる。
内蔵キャッシュメモリ４のためのパージ用入力端子があ
り、外部キャッシュにはパージ端子および動作禁止端子
を有し、異常検出回路５の出力は外部キャッシュメモリ
３の動作禁止端子と内蔵キャッシュメモリ４のパージ用
入力端子に接続されているから、外部キャッシュメモリ
３が異常を検出された時、外部キャッシュメモリ３およ
び内蔵キャッシュメモリ４の双方の動作を停止できる。
【０００８】
【実施例】本発明の一実施例としてのキャッシュメモリ
制御方式を行う情報処理システムのブロック図が図１に
示される。このシステムは、内蔵キャッシュメモリ４を
含むプロセッサ１と、主メモリ２と、外部キャッシュメ
モリ３と、異常検出回路５と、メモリ制御部６と、オア
回路（ＯＲ）１０を具備する。メモリ制御部６は主メモ
リ制御部７とキャッシュメモリ制御部８を具備し、主メ
モリ制御部７は主メモリ２を制御し、キャッシュメモリ
制御部８は外部キャッシュメモリ３と内蔵キャッシュメ
モリ４を制御する。異常検出回路５は外部キャッシュメ
モリ３に異常を検出すると外部キャッシュメモリ３の動
作禁止端子に出力を供給し動作を停止させる。
制御方式を行う情報処理システムのブロック図が図１に
示される。このシステムは、内蔵キャッシュメモリ４を
含むプロセッサ１と、主メモリ２と、外部キャッシュメ
モリ３と、異常検出回路５と、メモリ制御部６と、オア
回路（ＯＲ）１０を具備する。メモリ制御部６は主メモ
リ制御部７とキャッシュメモリ制御部８を具備し、主メ
モリ制御部７は主メモリ２を制御し、キャッシュメモリ
制御部８は外部キャッシュメモリ３と内蔵キャッシュメ
モリ４を制御する。異常検出回路５は外部キャッシュメ
モリ３に異常を検出すると外部キャッシュメモリ３の動
作禁止端子に出力を供給し動作を停止させる。
【０００９】このシステムの動作を説明する。プロセッ
サ１はその実行に伴いメモリへのアクセスすなわちリー
ドおよびライトを行う。プロセッサの内蔵キャッシュメ
モリ４にリードすべきデータが既に記憶されていれば、
外部メモリ（外部キャッシュメモリ３または主メモリ２
）へのリードアクセスは行わず、内蔵キャッシュメモリ
４からリードデータが出力され、内蔵キャッシュメモリ
４に記憶されていない場合に外部メモリへのアクセスが
行われる。
サ１はその実行に伴いメモリへのアクセスすなわちリー
ドおよびライトを行う。プロセッサの内蔵キャッシュメ
モリ４にリードすべきデータが既に記憶されていれば、
外部メモリ（外部キャッシュメモリ３または主メモリ２
）へのリードアクセスは行わず、内蔵キャッシュメモリ
４からリードデータが出力され、内蔵キャッシュメモリ
４に記憶されていない場合に外部メモリへのアクセスが
行われる。
【００１０】外部メモリにアクセスが行われた場合、プ
ロセッサからのリードアクセスが外部キャッシュメモリ
３に既に記憶されているデータである場合は外部キャッ
シュメモリ３から、記憶されていなければ主メモリから
リードデータが出力されるようメモリ制御部にて制御さ
れる。外部キャッシュメモリ３からのリードデータに、
異常検出回路５により異常が検出された場合、外部キャ
ッシュメモリ３は以降の動作を禁止するように動作禁止
端子に禁止状態となる信号が入力される。
ロセッサからのリードアクセスが外部キャッシュメモリ
３に既に記憶されているデータである場合は外部キャッ
シュメモリ３から、記憶されていなければ主メモリから
リードデータが出力されるようメモリ制御部にて制御さ
れる。外部キャッシュメモリ３からのリードデータに、
異常検出回路５により異常が検出された場合、外部キャ
ッシュメモリ３は以降の動作を禁止するように動作禁止
端子に禁止状態となる信号が入力される。
【００１１】この場合、プロセッサ１に対して、外部キ
ャッシュメモリ禁止信号を、キャッシュメモリ制御部８
から出力されるパージ信号と共にオア回路（ＯＲ）１０
を介して内蔵キャッシュメモリ４のパージ端子に供給し
内蔵キャッシュメモリ４の内容をクリアする。プロセッ
サ１には、その内蔵キャッシュのためのパージ用入力端
子を有する。パージ端子とは、例えば、電源投入直後、
キャッシュメモリの内容が不定のことがあるので、その
場合に、初期化のため、キャッシュメモリ制御部８から
パージ動作を行わせるためのものである。パージ動作と
は、キャッシュメモリ内容がすべて無効であるようにす
ることである。また、キャッシュメモリ制御部８は外部
キャッシュメモリ３のパージ端子にもパージ動作を行わ
せるための出力を供給する。
ャッシュメモリ禁止信号を、キャッシュメモリ制御部８
から出力されるパージ信号と共にオア回路（ＯＲ）１０
を介して内蔵キャッシュメモリ４のパージ端子に供給し
内蔵キャッシュメモリ４の内容をクリアする。プロセッ
サ１には、その内蔵キャッシュのためのパージ用入力端
子を有する。パージ端子とは、例えば、電源投入直後、
キャッシュメモリの内容が不定のことがあるので、その
場合に、初期化のため、キャッシュメモリ制御部８から
パージ動作を行わせるためのものである。パージ動作と
は、キャッシュメモリ内容がすべて無効であるようにす
ることである。また、キャッシュメモリ制御部８は外部
キャッシュメモリ３のパージ端子にもパージ動作を行わ
せるための出力を供給する。
【００１２】このようにして、外部キャッシュメモリ３
のリードデータに異常があった場合、外部キャッシュメ
モリ３の動作禁止と共にプロセッサ内蔵キャッシュメモ
リ４の内容を無効にすることでプロセッサの異常実行を
防ぐことができる。
のリードデータに異常があった場合、外部キャッシュメ
モリ３の動作禁止と共にプロセッサ内蔵キャッシュメモ
リ４の内容を無効にすることでプロセッサの異常実行を
防ぐことができる。
【００１３】
【発明の効果】本発明によれば、外部キャッシュメモリ
に異常が生じた場合、直ちに内蔵キャッシュメモリの内
容を無効化し、プロセッサの異常実行を防止することが
できる。
に異常が生じた場合、直ちに内蔵キャッシュメモリの内
容を無効化し、プロセッサの異常実行を防止することが
できる。
【図１】本発明の一実施例としてのキャッシュメモリ制
御方式を行う情報処理システムのブロック図である。
御方式を行う情報処理システムのブロック図である。
【図２】従来型のキャッシュメモリ制御方式を行う情報
処理システムのブロック図である。
処理システムのブロック図である。
１，１′…プロセッサ
２…主メモリ
３…外部キャッシュメモリ
４…内蔵キャッシュメモリ
５…異常検出回路
６…メモリ制御部
７…主メモリ制御部
８…キャッシュメモリ制御部
９…エラー検出回路
１０…オア回路
Claims (1)
- 【請求項１】 半導体チップ内部に内蔵キャッシュメ
モリ（４）を備えたプロセッサ（１）と、主メモリ（２
）と、外部キャッシュメモリ（３）と、該主メモリ（２
）、該外部キャッシュメモリ（３）および該内蔵キャッ
シュメモリ（４）を制御するメモリ制御部（６）と、該
外部キャッシュメモリ（３）の異常検出回路（５）を具
備し、該異常検出回路（５）が該外部キャッシュメモリ
（３）に異常が発生したことを検出した時、該外部キャ
ッシュメモリ（３）の動作を停止すると共に、該内蔵キ
ャッシュメモリ（４）をパージすることを特徴とするキ
ャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070104A JPH04305747A (ja) | 1991-04-02 | 1991-04-02 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070104A JPH04305747A (ja) | 1991-04-02 | 1991-04-02 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305747A true JPH04305747A (ja) | 1992-10-28 |
Family
ID=13421898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070104A Pending JPH04305747A (ja) | 1991-04-02 | 1991-04-02 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305747A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220049A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 二重化記憶制御方式 |
| JPH01318130A (ja) * | 1988-06-20 | 1989-12-22 | Pfu Ltd | データ処理装置 |
-
1991
- 1991-04-02 JP JP3070104A patent/JPH04305747A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220049A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 二重化記憶制御方式 |
| JPH01318130A (ja) * | 1988-06-20 | 1989-12-22 | Pfu Ltd | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980303 |