JPH04305784A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04305784A JPH04305784A JP3052281A JP5228191A JPH04305784A JP H04305784 A JPH04305784 A JP H04305784A JP 3052281 A JP3052281 A JP 3052281A JP 5228191 A JP5228191 A JP 5228191A JP H04305784 A JPH04305784 A JP H04305784A
- Authority
- JP
- Japan
- Prior art keywords
- test
- peripheral circuits
- bus
- address
- peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、内部データバスを介し
てＣＰＵに接続される複数の周辺回路に対するテスト機
能を有するマイクロコンピュータに関する。
てＣＰＵに接続される複数の周辺回路に対するテスト機
能を有するマイクロコンピュータに関する。
【０００２】
【従来の技術】図３は従来のワンチップマイクロコンピ
ュータの構成を示すブロック図である。図中１はＣＰＵ
であって、２〜７は８ビットの周辺回路である。周辺回
路２〜７は共有のアドレスバス１０及び１６ビット幅の
データバス１６を介してＣＰＵ１に接続され、ＣＰＵ１
によって制御されている。ＣＰＵ１は、リード信号線１
７を介して周辺回路２〜７に読み出し許可信号（ＲＤ）
を与えるとともに、ライト信号線１８を介して書き込み
許可信号（ＷＲ）を与える。また、図中１９は周辺回路
２〜７に対してデータを入出力するＩ／Ｏ回路である。
ュータの構成を示すブロック図である。図中１はＣＰＵ
であって、２〜７は８ビットの周辺回路である。周辺回
路２〜７は共有のアドレスバス１０及び１６ビット幅の
データバス１６を介してＣＰＵ１に接続され、ＣＰＵ１
によって制御されている。ＣＰＵ１は、リード信号線１
７を介して周辺回路２〜７に読み出し許可信号（ＲＤ）
を与えるとともに、ライト信号線１８を介して書き込み
許可信号（ＷＲ）を与える。また、図中１９は周辺回路
２〜７に対してデータを入出力するＩ／Ｏ回路である。
【０００３】
【発明が解決しようとする課題】以上のような構成の従
来のワンチップマイクロコンピュータでは、複数の周辺
回路が１つの内部データバスを共有しているので、周辺
回路をテストする場合に一度に１つの周辺回路しか動作
させられず、複数の周辺回路を同時に動作させてテスト
することが不可能であった。本発明はこのような問題点
を解決するためになされたものであって、内部データバ
スを複数に分割して各周辺回路に割り当てることにより
、複数の周辺回路を同時に動作させて周辺回路をテスト
できるマイクロコンピュータの提供を目的とする。
来のワンチップマイクロコンピュータでは、複数の周辺
回路が１つの内部データバスを共有しているので、周辺
回路をテストする場合に一度に１つの周辺回路しか動作
させられず、複数の周辺回路を同時に動作させてテスト
することが不可能であった。本発明はこのような問題点
を解決するためになされたものであって、内部データバ
スを複数に分割して各周辺回路に割り当てることにより
、複数の周辺回路を同時に動作させて周辺回路をテスト
できるマイクロコンピュータの提供を目的とする。
【０００４】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、内部データバスを複数に分割して複数の
周辺回路にそれぞれ割り当て、複数の周辺回路を同時に
動作させて周辺回路をテストすることを特徴とする。
ンピュータは、内部データバスを複数に分割して複数の
周辺回路にそれぞれ割り当て、複数の周辺回路を同時に
動作させて周辺回路をテストすることを特徴とする。
【０００５】
【作用】本発明のマイクロコンピュータは、テスト対象
の複数の周辺回路それぞれに割り当てた内部データバス
の一部ビットを介してテスト用データを与え、複数個の
周辺回路を同時に動作させて、これらの周辺回路をテス
トする。
の複数の周辺回路それぞれに割り当てた内部データバス
の一部ビットを介してテスト用データを与え、複数個の
周辺回路を同時に動作させて、これらの周辺回路をテス
トする。
【０００６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明に係るワンチップマイクロ
コンピュータの構成を示すブロック図である。図中１は
ＣＰＵであって、２〜７は８ビットの周辺回路である。 周辺回路２〜７は共有のアドレスバス１０を介してＣＰ
Ｕ１と接続される一方、一部の周辺回路２〜４は８ビッ
ト幅の上位データバス８を介してＣＰＵ１に接続され、
また残りの周辺回路５〜７は８ビット幅の下位データバ
ス９を介してＣＰＵ１に接続され、周辺回路５〜７はＣ
ＰＵ１によって制御されている。ＣＰＵ１は、上位リー
ド信号線１１を介して周辺回路２〜４に読み出し許可信
号（ＲＤＨ）を与え、また下位リード信号線１３を介し
て周辺回路５〜７に読み出し許可信号（ＲＤＬ）を与え
るとともに、上位ライト信号線１８を介して周辺回路２
〜４に書き込み許可信号（ＷＲＨ）を与え、また下位ラ
イト信号線１４を介して周辺回路５〜７に書き込み許可
信号（ＷＲＬ）を与える。さらに、ＣＰＵ１は、テスト
対象の周辺回路へのテスト用アドレスデータをテストア
ドレスバス２０へ出力する一方、テスト信号線１５を介
してアクティブ・ハイのテスト信号（ＴＥＳＴ）を周辺
回路２〜７に与える。また、図中１９は周辺回路２〜７
に対してデータを入出力するＩ／Ｏ回路である。
いて説明する。図１は本発明に係るワンチップマイクロ
コンピュータの構成を示すブロック図である。図中１は
ＣＰＵであって、２〜７は８ビットの周辺回路である。 周辺回路２〜７は共有のアドレスバス１０を介してＣＰ
Ｕ１と接続される一方、一部の周辺回路２〜４は８ビッ
ト幅の上位データバス８を介してＣＰＵ１に接続され、
また残りの周辺回路５〜７は８ビット幅の下位データバ
ス９を介してＣＰＵ１に接続され、周辺回路５〜７はＣ
ＰＵ１によって制御されている。ＣＰＵ１は、上位リー
ド信号線１１を介して周辺回路２〜４に読み出し許可信
号（ＲＤＨ）を与え、また下位リード信号線１３を介し
て周辺回路５〜７に読み出し許可信号（ＲＤＬ）を与え
るとともに、上位ライト信号線１８を介して周辺回路２
〜４に書き込み許可信号（ＷＲＨ）を与え、また下位ラ
イト信号線１４を介して周辺回路５〜７に書き込み許可
信号（ＷＲＬ）を与える。さらに、ＣＰＵ１は、テスト
対象の周辺回路へのテスト用アドレスデータをテストア
ドレスバス２０へ出力する一方、テスト信号線１５を介
してアクティブ・ハイのテスト信号（ＴＥＳＴ）を周辺
回路２〜７に与える。また、図中１９は周辺回路２〜７
に対してデータを入出力するＩ／Ｏ回路である。
【０００７】図２は、図１における周辺回路５を一例と
したバスインターフェースロジック構成を示すブロック
図である。図中２７はバスインターフェースロジックで
あって、アドレスバス１０を介して与えられるアドレス
データをデコードするアドレスバスデコーダ２１、また
テストアドレスバス２０を介して与えられるテスト用ア
ドレスデータをデコードするテストアドレスデコーダ２
２が設けられてあり、アドレスバスデコーダ２１及びテ
ストアドレスデコーダ２２はアドレス選択ゲート２３に
接続されている。アドレス選択ゲート２３はテスト信号
線１５からのＴＥＳＴを入力とし、ＴＥＳＴがローレベ
ル、即ちテストモードでない場合は、アドレスバスデコ
ーダ２１のデコード結果を、下位リード信号線１３のＲ
ＤＬ及び下位ライト信号線１４のＷＲＬをそれぞれの一
方の入力とする２つのＡＮＤ回路のそれぞれの他方の入
力とする。また、ＴＥＳＴがハイレベル、即ちテストモ
ードの場合はテストアドレスデコーダ２２のデコード結
果を前記ＡＮＤ回路のそれぞれの他方の入力とする。８
ビットバストランシーバ／レシーバ２６は周辺回路５の
リード信号線２４又はライト信号線２５を介して与えら
れる読み出し許可信号（ＲＤ）又は書き込み許可信号（
ＷＲ）に応じて、下位データバス９からのデータを受け
取って周辺回路５へ、また周辺回路５からのデータを受
け取って下位データバス９へ転送する。
したバスインターフェースロジック構成を示すブロック
図である。図中２７はバスインターフェースロジックで
あって、アドレスバス１０を介して与えられるアドレス
データをデコードするアドレスバスデコーダ２１、また
テストアドレスバス２０を介して与えられるテスト用ア
ドレスデータをデコードするテストアドレスデコーダ２
２が設けられてあり、アドレスバスデコーダ２１及びテ
ストアドレスデコーダ２２はアドレス選択ゲート２３に
接続されている。アドレス選択ゲート２３はテスト信号
線１５からのＴＥＳＴを入力とし、ＴＥＳＴがローレベ
ル、即ちテストモードでない場合は、アドレスバスデコ
ーダ２１のデコード結果を、下位リード信号線１３のＲ
ＤＬ及び下位ライト信号線１４のＷＲＬをそれぞれの一
方の入力とする２つのＡＮＤ回路のそれぞれの他方の入
力とする。また、ＴＥＳＴがハイレベル、即ちテストモ
ードの場合はテストアドレスデコーダ２２のデコード結
果を前記ＡＮＤ回路のそれぞれの他方の入力とする。８
ビットバストランシーバ／レシーバ２６は周辺回路５の
リード信号線２４又はライト信号線２５を介して与えら
れる読み出し許可信号（ＲＤ）又は書き込み許可信号（
ＷＲ）に応じて、下位データバス９からのデータを受け
取って周辺回路５へ、また周辺回路５からのデータを受
け取って下位データバス９へ転送する。
【０００８】以上のような構成のマイクロコンピュータ
のテストモードにおける複数の周辺回路へのアクセス動
作について説明する。テストモードの場合、ＣＰＵ１は
、周辺回路２〜４のうちの１つ及び周辺回路５〜７のう
ちの１つのテスト対象回路へのＴＥＳＴをアクティブに
するとともに、テストアドレスバス２０へテスト用のア
ドレスデータ、上位データバス８及び下位データバス９
へテスト用データを出力する。アクセスされた周辺回路
２〜７は、ＴＥＳＴがアクティブであるのでテストアド
レスデコーダ２２のデコード結果がアドレス選択ゲート
２３を介してＡＮＤ回路の一方の端子に入力される。 ＣＰＵ１はＷＲＨ（ＷＲＬ）又はＲＤＨ（ＲＤＬ）のい
ずれがアクティブであるかに応じて周辺回路２〜４側に
対しては上位データバス８を介して、また周辺回路５〜
７側に対しては下位データバス９を介して書き込み又は
読み出しを行う。即ち、２つの周辺回路を同時に動作さ
せてテストする。
のテストモードにおける複数の周辺回路へのアクセス動
作について説明する。テストモードの場合、ＣＰＵ１は
、周辺回路２〜４のうちの１つ及び周辺回路５〜７のう
ちの１つのテスト対象回路へのＴＥＳＴをアクティブに
するとともに、テストアドレスバス２０へテスト用のア
ドレスデータ、上位データバス８及び下位データバス９
へテスト用データを出力する。アクセスされた周辺回路
２〜７は、ＴＥＳＴがアクティブであるのでテストアド
レスデコーダ２２のデコード結果がアドレス選択ゲート
２３を介してＡＮＤ回路の一方の端子に入力される。 ＣＰＵ１はＷＲＨ（ＷＲＬ）又はＲＤＨ（ＲＤＬ）のい
ずれがアクティブであるかに応じて周辺回路２〜４側に
対しては上位データバス８を介して、また周辺回路５〜
７側に対しては下位データバス９を介して書き込み又は
読み出しを行う。即ち、２つの周辺回路を同時に動作さ
せてテストする。
【０００９】なお、本実施例では１６ビット幅のデータ
バスを上位８ビットと下位８ビットに２分割して周辺回
路に割り当てる場合について説明したが、分割数は２つ
に限るものではない。
バスを上位８ビットと下位８ビットに２分割して周辺回
路に割り当てる場合について説明したが、分割数は２つ
に限るものではない。
【００１０】また、本実施例では、テスト対象の周辺回
路に対するテスト信号をアクティブにしてテスト対象の
周辺回路を選択する場合について説明したが、例えば、
テスト信号線と周辺回路との間にデコーダを設け、コー
ディング信号をデコードして周辺回路を選択する構成で
あってもよく、この場合、少ない信号線で多くの周辺回
路の選択を行うことができる。
路に対するテスト信号をアクティブにしてテスト対象の
周辺回路を選択する場合について説明したが、例えば、
テスト信号線と周辺回路との間にデコーダを設け、コー
ディング信号をデコードして周辺回路を選択する構成で
あってもよく、この場合、少ない信号線で多くの周辺回
路の選択を行うことができる。
【００１１】
【発明の効果】以上のように、本発明に係るマイクロコ
ンピュータは、内部データバスを分割してそれぞれを複
数の周辺回路に割り当てることにより複数の周辺回路の
テストが同時に行えるので、周辺回路のテスト時間が短
縮されるという優れた効果を奏する。
ンピュータは、内部データバスを分割してそれぞれを複
数の周辺回路に割り当てることにより複数の周辺回路の
テストが同時に行えるので、周辺回路のテスト時間が短
縮されるという優れた効果を奏する。
【図１】本発明に係るワンチップマイクロコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明に係るワンチップマイクロコンピュータ
の周辺回路のバスインターフェースロジック構成を示す
ブロック図である。
の周辺回路のバスインターフェースロジック構成を示す
ブロック図である。
【図３】従来のワンチップマイクロコンピュータの構成
を示すブロック図である。
を示すブロック図である。
１ ＣＰＵ
２〜７ ８ビット周辺回路
８ 上位８ビットデータバス９
下位８ビットデータバス１０ アドレスバス １１ 上位リード信号線 １２ 上位ライト信号線 １３ 下位リード信号線 １４ 下位ライト信号線 １５ テスト信号線 １９ Ｉ／Ｏ回路 ２０ テストアドレスバス ２１ アドレスバスデコーダ ２２ テストアドレスデコーダ ２３ アドレス選択ゲート
下位８ビットデータバス１０ アドレスバス １１ 上位リード信号線 １２ 上位ライト信号線 １３ 下位リード信号線 １４ 下位ライト信号線 １５ テスト信号線 １９ Ｉ／Ｏ回路 ２０ テストアドレスバス ２１ アドレスバスデコーダ ２２ テストアドレスデコーダ ２３ アドレス選択ゲート
Claims (1)
- 【請求項１】 所定ビット幅を有する内部バスに接続
される複数の周辺回路に該内部データバスを介してデー
タを与えて周辺回路をテストするマイクロコンピュータ
において、テスト対象の周辺回路を選択する手段と、選
択した該周辺回路へ、前記内部データバスの一部のビッ
ト分を介してテスト用データを与える手段とを備えたこ
とを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052281A JPH04305784A (ja) | 1991-03-18 | 1991-03-18 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052281A JPH04305784A (ja) | 1991-03-18 | 1991-03-18 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305784A true JPH04305784A (ja) | 1992-10-28 |
Family
ID=12910415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052281A Pending JPH04305784A (ja) | 1991-03-18 | 1991-03-18 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305784A (ja) |
-
1991
- 1991-03-18 JP JP3052281A patent/JPH04305784A/ja active Pending
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