JPS62192097A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPS62192097A JPS62192097A JP61034415A JP3441586A JPS62192097A JP S62192097 A JPS62192097 A JP S62192097A JP 61034415 A JP61034415 A JP 61034415A JP 3441586 A JP3441586 A JP 3441586A JP S62192097 A JPS62192097 A JP S62192097A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- register circuit
- signal
- clock signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はリングカウンタ等の構成要素となるシフトレ
ジスタ回路に係り、詳しくは、Ｄフリップフロップを組
み合せて構成されるシフトレジスタ回路に関する。
ジスタ回路に係り、詳しくは、Ｄフリップフロップを組
み合せて構成されるシフトレジスタ回路に関する。
く従来の技術〉
一般に、シフトレジスタ回路はディジタル回路に広く用
いられるが、特に、一定周期のタイミング信号を出力す
るリングカウンタとして多用される。従来、この種のシ
フトレジスタ回路として、第６図に示す工うな回路ある
いはリングカウンタとして応用され友第８図に示す工う
なものが知られている。
いられるが、特に、一定周期のタイミング信号を出力す
るリングカウンタとして多用される。従来、この種のシ
フトレジスタ回路として、第６図に示す工うな回路ある
いはリングカウンタとして応用され友第８図に示す工う
なものが知られている。
前者のシフトレジスタ回路は、第６図に示す工うに、ク
ロック信号（し）の立上りで動作する４つのＤフリップ
フロップ（以下、Ｌ） −ＦｙＦと略記する）（ＩＩＡ
）ＣＩＩＢ）（１１す（ＩＩＤ） （以下、添字の無い
番号で代表する）を４段に配列し、ｍ１段のＬ） −ｋ
＞ｈ・＜１１）のＱ出力端子を後段のＤ−Ｆ／Ｆ（ｕ）
のＤ入力端子に接続したものである。このシフトレジス
タ回路は、Ｗ、７図のタイミングチャートに表す工うに
、第１段目のＬ） −Ｆ’／Ｆ （ＩＩＡ）のＤ入力端
子に入力するデータ信号−に工り各Ｄ−１／Ｆ（ｌｌＡ
） （１１Ｂ） （１１０） （ＩＩＤ）の出力信号（
ＱＡ） （ＬａＢ） （Ｑｏ） （Ｑｏ）（以下、添字
の無い符号で代表する）が変化する。なお、第７図のタ
イミングチャートは、全てのＤ −Ｆ／／Ｆ（１１）を
出力信号（Ｑが論理ＯとなるＬうに初期設定した場合を
表わしている。
ロック信号（し）の立上りで動作する４つのＤフリップ
フロップ（以下、Ｌ） −ＦｙＦと略記する）（ＩＩＡ
）ＣＩＩＢ）（１１す（ＩＩＤ） （以下、添字の無い
番号で代表する）を４段に配列し、ｍ１段のＬ） −ｋ
＞ｈ・＜１１）のＱ出力端子を後段のＤ−Ｆ／Ｆ（ｕ）
のＤ入力端子に接続したものである。このシフトレジス
タ回路は、Ｗ、７図のタイミングチャートに表す工うに
、第１段目のＬ） −Ｆ’／Ｆ （ＩＩＡ）のＤ入力端
子に入力するデータ信号−に工り各Ｄ−１／Ｆ（ｌｌＡ
） （１１Ｂ） （１１０） （ＩＩＤ）の出力信号（
ＱＡ） （ＬａＢ） （Ｑｏ） （Ｑｏ）（以下、添字
の無い符号で代表する）が変化する。なお、第７図のタ
イミングチャートは、全てのＤ −Ｆ／／Ｆ（１１）を
出力信号（Ｑが論理ＯとなるＬうに初期設定した場合を
表わしている。
また、後者のリングカウンタは、上述し定シフトレジス
タ回路を基にして構成される。すなわち、第８図に示す
工うに、このリングカウンタは、上述したシフトレジス
タ回路の第１段目のｉＪ −Ｆ／／Ｆ（１１人）のＤ入
力溝子に第４段目のＤ−停’Ｆ’（ＩＩＤ）のＱ出力端
子を接続するとともに、第１段目のＤ−Ｆ／Ｆ’（１１
人）にイニシャル信号用が入力するＳ（セット）端子を
、同様に、２〜４段目のＤ−Ｆ／／ｆ１１（ＩＩｓ）
（ｌｌｏ） （ｌｌｎ）にイニシャル信号（１）が入力
する几（リセット）端子を設定したものである。このリ
ングカウンタは、第９図のタイミングチャートに示す工
うに、イニシャル信号（Ｉ）にニジ動作して各Ｄ−”／
Ｆ’（１１）の出力信号（Ｑが変化する。すなわち、リ
ングカウンタが各ｔ＞−Ｊ？Ｆ（ｕ＞の出力信号の配列
（ＱＡ ＱＢ ＱＯＱＤ ）に工り１６進→符号を表わ
すものとすると、その表示する１６進→符号は第１０図
のように遷移する。
タ回路を基にして構成される。すなわち、第８図に示す
工うに、このリングカウンタは、上述したシフトレジス
タ回路の第１段目のｉＪ −Ｆ／／Ｆ（１１人）のＤ入
力溝子に第４段目のＤ−停’Ｆ’（ＩＩＤ）のＱ出力端
子を接続するとともに、第１段目のＤ−Ｆ／Ｆ’（１１
人）にイニシャル信号用が入力するＳ（セット）端子を
、同様に、２〜４段目のＤ−Ｆ／／ｆ１１（ＩＩｓ）
（ｌｌｏ） （ｌｌｎ）にイニシャル信号（１）が入力
する几（リセット）端子を設定したものである。このリ
ングカウンタは、第９図のタイミングチャートに示す工
うに、イニシャル信号（Ｉ）にニジ動作して各Ｄ−”／
Ｆ’（１１）の出力信号（Ｑが変化する。すなわち、リ
ングカウンタが各ｔ＞−Ｊ？Ｆ（ｕ＞の出力信号の配列
（ＱＡ ＱＢ ＱＯＱＤ ）に工り１６進→符号を表わ
すものとすると、その表示する１６進→符号は第１０図
のように遷移する。
くこの発明が解決しょうとする問題点〉しかしながら、
第６図に示す従来のシフトレジスタ回路にあっては、出
力する信号Ｑの周期がクロック信号（０）の周期で決定
され、出力する信号［株］の周期をクロック信号（Ｃ）
の周期のｌ／２にするには別の回路を付加しなければな
らず、出力する１号０の周期の選択の自由が無いという
問題点かあっ′１ｔ−。
第６図に示す従来のシフトレジスタ回路にあっては、出
力する信号Ｑの周期がクロック信号（０）の周期で決定
され、出力する信号［株］の周期をクロック信号（Ｃ）
の周期のｌ／２にするには別の回路を付加しなければな
らず、出力する１号０の周期の選択の自由が無いという
問題点かあっ′１ｔ−。
また、このような従来のシフトレジスタから構成される
第８図のリングカウンタにあっては、イニシャル信号（
１）を与えて初期状態全確定しなければ、出力する信号
（Ｑの変化の状態も確定されないという問題点かあっ九
。すなわち、この工うなリングカウンタは、初期状態の
如何に１つでは第１１図の（ａ）から（ｅ）に示す工う
な１６Ｍ化符号で表す５随の遷移状態を採り得るため、
イニシャル信号用を与えて初期化することが不可欠であ
り、付随する回路が繁雑になることがあった。
第８図のリングカウンタにあっては、イニシャル信号（
１）を与えて初期状態全確定しなければ、出力する信号
（Ｑの変化の状態も確定されないという問題点かあっ九
。すなわち、この工うなリングカウンタは、初期状態の
如何に１つでは第１１図の（ａ）から（ｅ）に示す工う
な１６Ｍ化符号で表す５随の遷移状態を採り得るため、
イニシャル信号用を与えて初期化することが不可欠であ
り、付随する回路が繁雑になることがあった。
く問題点を解決するための＋段〉
この発明にかかるシフトレジスタ回路は、上記問題点を
鑑みてなされたもので、クロック信号の立上りエッヂで
動作するＬ）７１Ｊツブ７０ツブとクロック信号の立下
りエッヂで動作するＤフリップフロップとを交互に多数
段配列し、これらＤフリップフロップのＤ入力端子に前
段のＤフリップフロップのｑ出力端子全接続することに
裏って構成されている。
鑑みてなされたもので、クロック信号の立上りエッヂで
動作するＬ）７１Ｊツブ７０ツブとクロック信号の立下
りエッヂで動作するＤフリップフロップとを交互に多数
段配列し、これらＤフリップフロップのＤ入力端子に前
段のＤフリップフロップのｑ出力端子全接続することに
裏って構成されている。
〈実施例〉
以下、この発明の実施例を図面に基づいて説明する。
第１図および第２図は、この発明の一実施例にかかるシ
フトレジスタ回路を示し、第１図が回路図、第２図がタ
イミングチャートである。
フトレジスタ回路を示し、第１図が回路図、第２図がタ
イミングチャートである。
Ｍ１図に示す工うに、このシフトレジスタ回路は、クロ
ック信号（ｑの立上りで動作する２つのＤ−１ンＦ（Ｉ
ＩＡ） （１１０）とりＯ，Ｔり信号ＬＭ）ｆ下りで動
作する２つのＤ−にンＦ（ＩＩＢ） （ＬＩＤ）とを交
互に４段に配列して構成されている。クロック信号（Ｃ
）の立上りで動作する第１段目のり一１シｌ’（１１人
）はＱ出力端子がクロック信号（Ｃ）の豆下りで動作す
る第２段目のＬＪ −Ｐ／Ｆ（１１Ｂ）のＤ入力端子に
接続され、以下同様に、順次、第２段目の１）−１ンＦ
（ＩＩＢ）のｑ出力端子が第３段目のＤ ”／Ｆ（ｌ
ｌｏ）のＤ入力端子に、第３段目のＤ−Ｆ／Ｆ（１１０
）のＱ出力端子が第４段目のｌ） ”／Ｆ’（ｌｌｎ
）のＤ入力端子に接続されている。
ック信号（ｑの立上りで動作する２つのＤ−１ンＦ（Ｉ
ＩＡ） （１１０）とりＯ，Ｔり信号ＬＭ）ｆ下りで動
作する２つのＤ−にンＦ（ＩＩＢ） （ＬＩＤ）とを交
互に４段に配列して構成されている。クロック信号（Ｃ
）の立上りで動作する第１段目のり一１シｌ’（１１人
）はＱ出力端子がクロック信号（Ｃ）の豆下りで動作す
る第２段目のＬＪ −Ｐ／Ｆ（１１Ｂ）のＤ入力端子に
接続され、以下同様に、順次、第２段目の１）−１ンＦ
（ＩＩＢ）のｑ出力端子が第３段目のＤ ”／Ｆ（ｌ
ｌｏ）のＤ入力端子に、第３段目のＤ−Ｆ／Ｆ（１１０
）のＱ出力端子が第４段目のｌ） ”／Ｆ’（ｌｌｎ
）のＤ入力端子に接続されている。
この工うなシフトレジスタ回路は、第２図に表すように
、第１段目と第３段目のＩＪ−Ｆ’／Ｆ（１１人）（ｌ
ｌｏ）の出力信号（ＱＡ）（ＱＯ）を削埋１に、かつ、
第２段目と第３段目のＤ−Ｆ／Ｆ’（ＩＩＢ）（１１Ｄ
）の出力信号（ＱＢ）（ＱＤ）を論理０に初期設定した
状態の下で、第１段目のＤ”／Ｆ （１１Ａ）のＤ入力
端子に入力するデータ信号−が論理１に変化すると、各
出力信号（ＱＡ） ＜Ｑｓ） （Ｑｏ） （Ｑｏ ）は
りｏツク１ぎ号（Ｃ）に同期しクロック信号（（−’ｌ
の１／２周期で変化する。すなわち、このシフトレジス
タ回路は、特別の回路を付加すること無く、出力信号（
ＱＡ） （ＱＢ） （Ｑｏ） （ＱＤ）をクロック信号
Ｌ’）の周期の１／２で変化させることができる。
、第１段目と第３段目のＩＪ−Ｆ’／Ｆ（１１人）（ｌ
ｌｏ）の出力信号（ＱＡ）（ＱＯ）を削埋１に、かつ、
第２段目と第３段目のＤ−Ｆ／Ｆ’（ＩＩＢ）（１１Ｄ
）の出力信号（ＱＢ）（ＱＤ）を論理０に初期設定した
状態の下で、第１段目のＤ”／Ｆ （１１Ａ）のＤ入力
端子に入力するデータ信号−が論理１に変化すると、各
出力信号（ＱＡ） ＜Ｑｓ） （Ｑｏ） （Ｑｏ ）は
りｏツク１ぎ号（Ｃ）に同期しクロック信号（（−’ｌ
の１／２周期で変化する。すなわち、このシフトレジス
タ回路は、特別の回路を付加すること無く、出力信号（
ＱＡ） （ＱＢ） （Ｑｏ） （ＱＤ）をクロック信号
Ｌ’）の周期の１／２で変化させることができる。
第３図から第５図には、この発明の他の実′ＩＭ例にか
かるシフトレジスタ回路を示す。この実７Ｍ例は、シフ
トレジスタ回路をリングカウンタに応用したものである
。なお、前述しｔ第１図のシフトレジスタ回路と同一の
部分には同一の符号を付して説明全省略する。
かるシフトレジスタ回路を示す。この実７Ｍ例は、シフ
トレジスタ回路をリングカウンタに応用したものである
。なお、前述しｔ第１図のシフトレジスタ回路と同一の
部分には同一の符号を付して説明全省略する。
第３図において、（１２）はノアゲートであり、このノ
アゲート（１２）は、２つの入力端の一方が第４段目の
Ｄ−Ｆ／Ｆ（１１Ｄ）のＱ出力端子に接続されて他方に
クリア信号囚が入力し、また、出力端が第１段目のＤ
−Ｆ／）′、（ｕＡ）のＤ入力端子に接続されている。
アゲート（１２）は、２つの入力端の一方が第４段目の
Ｄ−Ｆ／Ｆ（１１Ｄ）のＱ出力端子に接続されて他方に
クリア信号囚が入力し、また、出力端が第１段目のＤ
−Ｆ／）′、（ｕＡ）のＤ入力端子に接続されている。
この工うなシフトレジスタ回路を基に構成されたリング
カウンタは、クロック信号（Ｃ）の４周期を単位として
動作し、第４図のタイミングチャートに表わされるよう
に％論理１のクリア信号（５）が入力すると、クロック
信号（（１）のし２周期で各ＤＦ／Ｆ （１１）の出力
信号（Ｑが順次変化する。すなわち、各Ｄ−Ｆ／Ｆ （
１１）の出力信号の配列（ＱＡ ＱＢ ＱＯＱＤ）で１
６進符号’ｔ＆わしで説明すると、第５図に示すように
、８つの状態がクロック信号（Ｕ）の１／２周期で遷移
することが明らかである。なお、上述した第４図は、各
ＩＪ−１シＦＯ１）の出力信号の初期値（ＱＡ、ＱＢ、
ＱＯ２ＱＤ） ｋ （１，Ｏ，１，０）（１６進符号で
Ａ）に設定した場合を表わしている。
カウンタは、クロック信号（Ｃ）の４周期を単位として
動作し、第４図のタイミングチャートに表わされるよう
に％論理１のクリア信号（５）が入力すると、クロック
信号（（１）のし２周期で各ＤＦ／Ｆ （１１）の出力
信号（Ｑが順次変化する。すなわち、各Ｄ−Ｆ／Ｆ （
１１）の出力信号の配列（ＱＡ ＱＢ ＱＯＱＤ）で１
６進符号’ｔ＆わしで説明すると、第５図に示すように
、８つの状態がクロック信号（Ｕ）の１／２周期で遷移
することが明らかである。なお、上述した第４図は、各
ＩＪ−１シＦＯ１）の出力信号の初期値（ＱＡ、ＱＢ、
ＱＯ２ＱＤ） ｋ （１，Ｏ，１，０）（１６進符号で
Ａ）に設定した場合を表わしている。
一方、このリングカウンタは電源投入時に８つの状７ｍ
（０１（８）（Ｃ１（Ｅ）（７）（１”）（１）（３
）を採り得るが、初期化する時にこの８つの状態のいず
れが設定されても、クロック信号Ｌ’） ｅ入力するだ
けで前述し友初期値（Ａ）を設定し良状態と同様に遷移
（便宜上、正常遷移と称す）する。すなわち、第５図に
示すＬうに、状Ｂ （０）（８）が設定された場合には
状態（２）に遷移し友後に正常遷移し、同様に、状態（
ｑ（均が設定されると状態（４）の後に、状態（７）（
Ｌ’ｌが設定されると状Ｂ（Ｌｌｌの後に、状Ｄ（１）
（３）が設定されろと状態（均の後に正常遷移する。し
九がって、初期化は必ずしも必要では無く、初期化のた
めの回路を省略することが可能である。
（０１（８）（Ｃ１（Ｅ）（７）（１”）（１）（３
）を採り得るが、初期化する時にこの８つの状態のいず
れが設定されても、クロック信号Ｌ’） ｅ入力するだ
けで前述し友初期値（Ａ）を設定し良状態と同様に遷移
（便宜上、正常遷移と称す）する。すなわち、第５図に
示すＬうに、状Ｂ （０）（８）が設定された場合には
状態（２）に遷移し友後に正常遷移し、同様に、状態（
ｑ（均が設定されると状態（４）の後に、状態（７）（
Ｌ’ｌが設定されると状Ｂ（Ｌｌｌの後に、状Ｄ（１）
（３）が設定されろと状態（均の後に正常遷移する。し
九がって、初期化は必ずしも必要では無く、初期化のた
めの回路を省略することが可能である。
〈効果〉
以上説明してきたように、この発明にかかるシフトレジ
スタ回路に裏れは、特別の回路を付加すること無くクロ
ック信号の周期の１／２で出力信号を変化させることが
できる。１友、この発明にかかるシフトレジスタ回路を
基に構成されるリングカウンタは、初期化の有無を問わ
ず一定の遷移状態が保障されるため、イニシャル信号等
を付与する必要が無く、付随する回路の簡素化全図るこ
とができる。
スタ回路に裏れは、特別の回路を付加すること無くクロ
ック信号の周期の１／２で出力信号を変化させることが
できる。１友、この発明にかかるシフトレジスタ回路を
基に構成されるリングカウンタは、初期化の有無を問わ
ず一定の遷移状態が保障されるため、イニシャル信号等
を付与する必要が無く、付随する回路の簡素化全図るこ
とができる。
第１図お工び第２図はこの発明の一実施例にかかるシフ
トレジスタ回路を表し、第１図が回路図、第２図がタイ
ミングチャートである。第３図から！５図はこの発明の
他の実凡例にかかるシフトレジスタ回路を表し、第３図
がシフトレジスタ回路を基に構成されたリングカウンタ
の回路図、第４図がタイミングチャート、第５図が遷移
を１６進符号で表す図である。第６図お工ひ第７図は従
来のシフトレジスタ回路を示し、第６図が回路図、第７
図がタイミングチャートである。第８図から第１１図は
従来のシフトレジスタ回路を基に構成されたリングカウ
ンタを示し、第８図が回路図、第９図がタイミングチャ
ート、第１０図が遷移を１６題符号で表す図、第１１図
（ａ）〜（ｅ）は初期値が確定されない場合の遷位を１
６進符号で表す図である。 １１Ａ、１１Ｂ、１１０．ＩＩＤ ＝・−Ｄフリップフ
ロップ、Ｄ・・・入力端子、Ｑ・・出力端子、Ｃ・・・
クロック端子（りｃｆｆツク信号）、ＱＡ、ＱＢ、ＱＯ
，ＱＤ −出力信号ＸｋＬ／、イト ゝ 代理人 升４士 内 原 ・（、′・−・′°、
・き。
トレジスタ回路を表し、第１図が回路図、第２図がタイ
ミングチャートである。第３図から！５図はこの発明の
他の実凡例にかかるシフトレジスタ回路を表し、第３図
がシフトレジスタ回路を基に構成されたリングカウンタ
の回路図、第４図がタイミングチャート、第５図が遷移
を１６進符号で表す図である。第６図お工ひ第７図は従
来のシフトレジスタ回路を示し、第６図が回路図、第７
図がタイミングチャートである。第８図から第１１図は
従来のシフトレジスタ回路を基に構成されたリングカウ
ンタを示し、第８図が回路図、第９図がタイミングチャ
ート、第１０図が遷移を１６題符号で表す図、第１１図
（ａ）〜（ｅ）は初期値が確定されない場合の遷位を１
６進符号で表す図である。 １１Ａ、１１Ｂ、１１０．ＩＩＤ ＝・−Ｄフリップフ
ロップ、Ｄ・・・入力端子、Ｑ・・出力端子、Ｃ・・・
クロック端子（りｃｆｆツク信号）、ＱＡ、ＱＢ、ＱＯ
，ＱＤ −出力信号ＸｋＬ／、イト ゝ 代理人 升４士 内 原 ・（、′・−・′°、
・き。
Claims (1)
- クロック信号の立上りエッヂで動作するＤフリップフ
ロップとクロック信号の立下りエッヂで動作するＤフリ
ップフロップとを交互に多段配列し、これらＤフリップ
フロップのＤ入力端子に前段のＤフリップフロップの＠
Ｑ＠出力端子を接続したことを特徴とするシフトレジス
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034415A JPS62192097A (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034415A JPS62192097A (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192097A true JPS62192097A (ja) | 1987-08-22 |
Family
ID=12413564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034415A Pending JPS62192097A (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008199533A (ja) * | 2007-02-15 | 2008-08-28 | Fujitsu Ltd | 半導体集積回路 |
| US7564442B2 (en) | 2004-09-02 | 2009-07-21 | Canon Kabushiki Kaisha | Shift register, and solid state image sensor and camera using shift register |
| JPWO2016027329A1 (ja) * | 2014-08-20 | 2017-04-27 | 株式会社ソシオネクスト | 分周回路及び半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484471A (en) * | 1977-12-19 | 1979-07-05 | Toshiba Corp | Anti-phase clock type ring counter |
-
1986
- 1986-02-18 JP JP61034415A patent/JPS62192097A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484471A (en) * | 1977-12-19 | 1979-07-05 | Toshiba Corp | Anti-phase clock type ring counter |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| US7564442B2 (en) | 2004-09-02 | 2009-07-21 | Canon Kabushiki Kaisha | Shift register, and solid state image sensor and camera using shift register |
| US8120567B2 (en) | 2004-09-02 | 2012-02-21 | Canon Kabushiki Kaisha | Shift register, and solid state image sensor and camera using shift register |
| JP2008199533A (ja) * | 2007-02-15 | 2008-08-28 | Fujitsu Ltd | 半導体集積回路 |
| JPWO2016027329A1 (ja) * | 2014-08-20 | 2017-04-27 | 株式会社ソシオネクスト | 分周回路及び半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5327019A (en) | Double edge single data flip-flop circuitry | |
| EP1340140B1 (en) | Apparatus and method for odd integer frequency division | |
| US5381455A (en) | Interleaved shift register | |
| KR200155054Y1 (ko) | 카운터 회로 | |
| JPS61253918A (ja) | 論理回路 | |
| JP2003037504A (ja) | グレイコード発生装置 | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JPS5922466A (ja) | バイ・フエ−ズ・デジタル変調信号の復調方法 | |
| JPH052016B2 (ja) | ||
| JPS63283316A (ja) | カウンタ回路 | |
| JPS5818015B2 (ja) | ロンリカイロ | |
| JPH0757492A (ja) | データシフト回路 | |
| JPH03106223A (ja) | カウンタ回路 | |
| JPS60239124A (ja) | リングカウンタ回路 | |
| JPH05273314A (ja) | 半導体論理集積回路 | |
| JPS63151223A (ja) | デコ−ド回路 | |
| JPS6013527B2 (ja) | カウンタ回路 | |
| JPS63222520A (ja) | Ｂ８ｚｓコ−ダ／デコ−ダ回路 | |
| JPS63229922A (ja) | パリテイ検出器 | |
| JPS61212112A (ja) | タイミング発生回路 | |
| JPH0529924A (ja) | ９分周回路 | |
| JPH0522121A (ja) | 分周器 | |
| JPH04334147A (ja) | Ｅｏｂコード挿入回路 | |
| JPH07177024A (ja) | 奇数カウンタ回路 | |
| JP2003168979A (ja) | バイナリコード発生装置 |