JPH04306975A - ジッター補正回路 - Google Patents
ジッター補正回路Info
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- JPH04306975A JPH04306975A JP3071530A JP7153091A JPH04306975A JP H04306975 A JPH04306975 A JP H04306975A JP 3071530 A JP3071530 A JP 3071530A JP 7153091 A JP7153091 A JP 7153091A JP H04306975 A JPH04306975 A JP H04306975A
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- phase difference
- detection circuit
- phase
- difference detection
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Picture Signal Circuits (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデジタル映像信号処理に
おいて、非標準映像信号を４分の３に圧縮した時に生じ
る画像のジッターを低減させるジッター補正回路に関す
るものである。
おいて、非標準映像信号を４分の３に圧縮した時に生じ
る画像のジッターを低減させるジッター補正回路に関す
るものである。
【０００２】
【従来の技術】近年、日本・欧州が中心になってアスペ
クト比１６：９の高品位テレビ受像機（ＨＤＴＶ）が商
品化され始めだした。しかし現行のテレビ放送やＶＣＲ
からの映像信号はアスペクト比４：３と、アスペクト比
が異なる。その為、１６：９のテレビ受像機で４：３と
、アスペクト比が異なる。その為、１６：９のテレビ受
像機で４：３の映像信号をそのまま映すと、水平方向に
２５％拡大した横長の不自然な映像になってしまう。 そこで、入力した４：３の映像を正常の縦横の比率で１
６：９のテレビ受像機に映しだせるように、水平方向の
映像信号を２５％圧縮する４分の３圧縮回路が最近幾つ
か考案され始めている。
クト比１６：９の高品位テレビ受像機（ＨＤＴＶ）が商
品化され始めだした。しかし現行のテレビ放送やＶＣＲ
からの映像信号はアスペクト比４：３と、アスペクト比
が異なる。その為、１６：９のテレビ受像機で４：３と
、アスペクト比が異なる。その為、１６：９のテレビ受
像機で４：３の映像信号をそのまま映すと、水平方向に
２５％拡大した横長の不自然な映像になってしまう。 そこで、入力した４：３の映像を正常の縦横の比率で１
６：９のテレビ受像機に映しだせるように、水平方向の
映像信号を２５％圧縮する４分の３圧縮回路が最近幾つ
か考案され始めている。
【０００３】以下図面を参照しながら、上述した圧縮回
路の一例について説明する。図１４は上述の圧縮回路の
ブロック図を示すものである。図１４において、１４１
はＡ／Ｄコンバータ、１４２は水平同期信号（以下、Ｈ
と略称する）の検出回路、１４３は複合映像信号のデコ
ーダ、１４４は４分の３の圧縮の為の補間フィルタ、１
４５はメモリ、１４６はメモリ１４５のライト・イネー
ブル信号を作るライト・イネーブル信号発生回路である
。
路の一例について説明する。図１４は上述の圧縮回路の
ブロック図を示すものである。図１４において、１４１
はＡ／Ｄコンバータ、１４２は水平同期信号（以下、Ｈ
と略称する）の検出回路、１４３は複合映像信号のデコ
ーダ、１４４は４分の３の圧縮の為の補間フィルタ、１
４５はメモリ、１４６はメモリ１４５のライト・イネー
ブル信号を作るライト・イネーブル信号発生回路である
。
【０００４】以上のように構成された図１４の４分の３
圧縮回路の動作について説明する。システム・クロック
はバースト・ロックしている。Ａ／Ｄコンバータ１４１
はバースト・ロックしたクロックに同期して、アナログ
複合映像信号からデジタル信号に変換する。Ｈの検出回
路１４２はＡ／Ｄコンバータ１４１からのデジタル映像
信号からＨのリセットパルスを作る。Ｈのリセットパル
スはクロックに同期している。デコーダ１４３はデジタ
ル複合映像信号からＹ，Ｒ−Ｙ，Ｂ−Ｙに分離する。補
間フィルタ１４４は輝度信号を圧縮の為の位相補間をす
る。補間フィルタ１４４の構成例は図２に示される。図
２において、２１はデータを３分の１クロックの位相に
ずらす３分の１クロック・シフト回路、２２はデータを
３分の２クロックの位相にずらす３分の２クロック・シ
フト回路、２３は４入力のマルチプレクサである。次に
圧縮過程の位相の変化を示した図３を用いて説明する。 図３に示されるように補間フィルタ１４４の出力動作は
、Ｈの検出回路１４２からのＨのリセットパルス信号に
同期して入力データを０クロック、３分の１クロック、
３分の２クロック、０クロックの順に順次位相をシフト
させている。補間フィルタ１４４によって位相をずらさ
れたデータはメモリ１４５に書き込まれる。しかし、ラ
イト・イネーブル信号発生回路１４６によって作られた
ライト・イネーブル信号によって、図３に示される様に
入力データはＨのリセットパルスに同期して４回に１回
は書き込みを行わない。こうして輝度信号は図３に示さ
れるようにメモリ１４５に出力された時点で４分の３に
圧縮される。
圧縮回路の動作について説明する。システム・クロック
はバースト・ロックしている。Ａ／Ｄコンバータ１４１
はバースト・ロックしたクロックに同期して、アナログ
複合映像信号からデジタル信号に変換する。Ｈの検出回
路１４２はＡ／Ｄコンバータ１４１からのデジタル映像
信号からＨのリセットパルスを作る。Ｈのリセットパル
スはクロックに同期している。デコーダ１４３はデジタ
ル複合映像信号からＹ，Ｒ−Ｙ，Ｂ−Ｙに分離する。補
間フィルタ１４４は輝度信号を圧縮の為の位相補間をす
る。補間フィルタ１４４の構成例は図２に示される。図
２において、２１はデータを３分の１クロックの位相に
ずらす３分の１クロック・シフト回路、２２はデータを
３分の２クロックの位相にずらす３分の２クロック・シ
フト回路、２３は４入力のマルチプレクサである。次に
圧縮過程の位相の変化を示した図３を用いて説明する。 図３に示されるように補間フィルタ１４４の出力動作は
、Ｈの検出回路１４２からのＨのリセットパルス信号に
同期して入力データを０クロック、３分の１クロック、
３分の２クロック、０クロックの順に順次位相をシフト
させている。補間フィルタ１４４によって位相をずらさ
れたデータはメモリ１４５に書き込まれる。しかし、ラ
イト・イネーブル信号発生回路１４６によって作られた
ライト・イネーブル信号によって、図３に示される様に
入力データはＨのリセットパルスに同期して４回に１回
は書き込みを行わない。こうして輝度信号は図３に示さ
れるようにメモリ１４５に出力された時点で４分の３に
圧縮される。
【０００５】
【発明が解決しようとする課題】入力映像信号がテレビ
放送のように標準信号の場合は圧縮後に画像がジッター
することはない。しかしＶＣＲやＶＤからの映像信号の
場合は非標準信号で、輝度信号がクロックに対して同期
せずにジッターしている。その為この信号を上記のよう
な構成で圧縮しても輝度信号にジッターが残るという課
題を有している。
放送のように標準信号の場合は圧縮後に画像がジッター
することはない。しかしＶＣＲやＶＤからの映像信号の
場合は非標準信号で、輝度信号がクロックに対して同期
せずにジッターしている。その為この信号を上記のよう
な構成で圧縮しても輝度信号にジッターが残るという課
題を有している。
【０００６】圧縮時のジッターの様子を図４に示す。図
４において上側は非標準信号時にＨのリセットパルスが
クロックに対して１クロックずれた時のデータの位相を
各圧縮過程で表している。下側はＨのリセットパルスが
クロックに対してずれが生じていない時のメモリ出力の
データの位相を表している。図４の比較Ａで示されるよ
うに、上側のメモリ出力の位相は下側のメモリ出力の位
相に比べて３分の１クロックずれている事が分かる。次
に図４の比較Ｂに示されるように、上側のメモリ出力の
位相をメモリ出力の位相に対して４分の１クロックずら
したものと下側のメモリ出力を比較する。すると、位相
が一致してＨのリセットパルスによって生じたずれが補
正されている事が分かる。
４において上側は非標準信号時にＨのリセットパルスが
クロックに対して１クロックずれた時のデータの位相を
各圧縮過程で表している。下側はＨのリセットパルスが
クロックに対してずれが生じていない時のメモリ出力の
データの位相を表している。図４の比較Ａで示されるよ
うに、上側のメモリ出力の位相は下側のメモリ出力の位
相に比べて３分の１クロックずれている事が分かる。次
に図４の比較Ｂに示されるように、上側のメモリ出力の
位相をメモリ出力の位相に対して４分の１クロックずら
したものと下側のメモリ出力を比較する。すると、位相
が一致してＨのリセットパルスによって生じたずれが補
正されている事が分かる。
【０００７】本発明は、かかる非標準信号を４分の３に
圧縮したときに生じる画像のジッターを低減させるジッ
ター補正回路を提供しようとするものである。
圧縮したときに生じる画像のジッターを低減させるジッ
ター補正回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】上記目的を達成する為に
本発明のジッター補正回路は、 （１）映像信号の水平同期とバースト・ロックされたシ
ステム・クロックとの位相差を測定し且つクロックに同
期しながらＨのリセットパルスを生成する位相差検出回
路と、前記位相差検出回路によって生成されたＨのリセ
ットパルスに同期しながら輝度信号の圧縮の為の位相補
間をする補間フィルタと、前記位相差検出回路によって
生成されたＨのリセットパルスに同期して前記補間フィ
ルタの出力信号を入力するメモリと、前記メモリからの
輝度信号を前記位相差検出回路からの位相差データに比
例して最大４分の１クロック迄シフトさせる４分の１ク
ロック位相シフト回路を備えたもの、或いは（２）映像
信号の水平同期とバースト・ロックされた４ｆｓｃのシ
ステム・クロックとの位相差を測定し且つ４ｆｓｃクロ
ックに同期しながらＨのリセットパルスを生成する位相
差検出回路と、バースト・ロックされた８ｆｓｃクロッ
クで動作し且つ前記位相差検出回路によって生成された
Ｈのリセットパルスに同期しながら輝度信号の圧縮の為
の位相補間をする補間フィルタと、前記８ｆｓｃのクロ
ックで動作し且つ前記位相差検出回路によって生成され
たＨのリセットパルスに同期して前記補間フィルタの出
力信号を入力するメモリと、前記８ｆｓｃクロックで動
作し且つ前記メモリからの輝度信号を前記位相差検出回
路からの位相差データに比例して最大４分の２クロック
迄シフトさせる４分の２クロック位相シフト回路を備え
たもの、或いは （３）映像信号の水平同期とバースト・ロックされた４
ｆｓｃのシステム・クロックとの位相差を測定し且つ４
ｆｓｃクロックに同期しながらＨのリセットパルスを生
成する位相差検出回路と、バースト・ロックされた８ｆ
ｓｃクロックで動作し且つ前記位相差検出回路によって
生成されたＨのリセットパルスに同期しながら輝度信号
の圧縮の為の位相補間をする補間フィルタと、前記８ｆ
ｓｃクロックで動作し且つ前記位相差検出回路によって
生成されたＨのリセットパルスに同期して前記補間フィ
ルタの出力信号を入力するメモリと、前記位相差検出回
路からの位相差データのＭＳＢが１を示すときはＨのリ
セットパルス信号のタイミングを８ｆｓｃの１クロック
ずらす１クロック遅延素子と、前記８ｆｓｃクロックで
動作し且つ前記メモリからの輝度信号を前記位相差検出
回路からの位相差データのＬＳＢからＭＳＢ−１の大き
さに比例して最大４分の１クロック迄シフトさせる４分
の１クロック位相シフト回路を備えたもの、或いは（４
）映像信号の水平同期とバースト・ロックされたシステ
ム・クロックとの位相差を測定し且つクロックに同期し
ながらＨのリセットパルスを生成する位相差検出回路と
、前記位相差検出回路によって生成されたＨのリセット
パルスに同期しながら輝度信号の圧縮の為の位相補間を
する補間フィルタと、前記補間フィルタからの輝度信号
を前記位相差検出回路からの位相差データに比例して最
大４分の１クロック迄シフトさせる４分の１クロック位
相シフト回路と、前記位相差検出回路によって生成され
たＨのリセットパルスに同期して前記４分の１クロック
位相シフト回路の出力信号を入力するメモリとを備えた
もの、或いは （５）映像信号の水平同期とバースト・ロックされたシ
ステム・クロックとの位相差を測定し且つクロックに同
期しながらＨのリセットパルスを生成する位相差検出回
路と、輝度信号データを前記位相差検出回路からの位相
差データの大きさに比例して最大３分の１クロック迄シ
フトさせる３分の１クロック位相シフト回路と、前記３
分の１位相シフト回路からの輝度信号を前記位相差検出
回路によって生成されたＨのリセットパルスに同期しな
がら圧縮の為の位相補間をする補間フィルタと、前記位
相差検出回路によって生成されたＨのリセットパルスに
同期して前記補間フィルタの出力信号を入力するメモリ
を備えたものである。
本発明のジッター補正回路は、 （１）映像信号の水平同期とバースト・ロックされたシ
ステム・クロックとの位相差を測定し且つクロックに同
期しながらＨのリセットパルスを生成する位相差検出回
路と、前記位相差検出回路によって生成されたＨのリセ
ットパルスに同期しながら輝度信号の圧縮の為の位相補
間をする補間フィルタと、前記位相差検出回路によって
生成されたＨのリセットパルスに同期して前記補間フィ
ルタの出力信号を入力するメモリと、前記メモリからの
輝度信号を前記位相差検出回路からの位相差データに比
例して最大４分の１クロック迄シフトさせる４分の１ク
ロック位相シフト回路を備えたもの、或いは（２）映像
信号の水平同期とバースト・ロックされた４ｆｓｃのシ
ステム・クロックとの位相差を測定し且つ４ｆｓｃクロ
ックに同期しながらＨのリセットパルスを生成する位相
差検出回路と、バースト・ロックされた８ｆｓｃクロッ
クで動作し且つ前記位相差検出回路によって生成された
Ｈのリセットパルスに同期しながら輝度信号の圧縮の為
の位相補間をする補間フィルタと、前記８ｆｓｃのクロ
ックで動作し且つ前記位相差検出回路によって生成され
たＨのリセットパルスに同期して前記補間フィルタの出
力信号を入力するメモリと、前記８ｆｓｃクロックで動
作し且つ前記メモリからの輝度信号を前記位相差検出回
路からの位相差データに比例して最大４分の２クロック
迄シフトさせる４分の２クロック位相シフト回路を備え
たもの、或いは （３）映像信号の水平同期とバースト・ロックされた４
ｆｓｃのシステム・クロックとの位相差を測定し且つ４
ｆｓｃクロックに同期しながらＨのリセットパルスを生
成する位相差検出回路と、バースト・ロックされた８ｆ
ｓｃクロックで動作し且つ前記位相差検出回路によって
生成されたＨのリセットパルスに同期しながら輝度信号
の圧縮の為の位相補間をする補間フィルタと、前記８ｆ
ｓｃクロックで動作し且つ前記位相差検出回路によって
生成されたＨのリセットパルスに同期して前記補間フィ
ルタの出力信号を入力するメモリと、前記位相差検出回
路からの位相差データのＭＳＢが１を示すときはＨのリ
セットパルス信号のタイミングを８ｆｓｃの１クロック
ずらす１クロック遅延素子と、前記８ｆｓｃクロックで
動作し且つ前記メモリからの輝度信号を前記位相差検出
回路からの位相差データのＬＳＢからＭＳＢ−１の大き
さに比例して最大４分の１クロック迄シフトさせる４分
の１クロック位相シフト回路を備えたもの、或いは（４
）映像信号の水平同期とバースト・ロックされたシステ
ム・クロックとの位相差を測定し且つクロックに同期し
ながらＨのリセットパルスを生成する位相差検出回路と
、前記位相差検出回路によって生成されたＨのリセット
パルスに同期しながら輝度信号の圧縮の為の位相補間を
する補間フィルタと、前記補間フィルタからの輝度信号
を前記位相差検出回路からの位相差データに比例して最
大４分の１クロック迄シフトさせる４分の１クロック位
相シフト回路と、前記位相差検出回路によって生成され
たＨのリセットパルスに同期して前記４分の１クロック
位相シフト回路の出力信号を入力するメモリとを備えた
もの、或いは （５）映像信号の水平同期とバースト・ロックされたシ
ステム・クロックとの位相差を測定し且つクロックに同
期しながらＨのリセットパルスを生成する位相差検出回
路と、輝度信号データを前記位相差検出回路からの位相
差データの大きさに比例して最大３分の１クロック迄シ
フトさせる３分の１クロック位相シフト回路と、前記３
分の１位相シフト回路からの輝度信号を前記位相差検出
回路によって生成されたＨのリセットパルスに同期しな
がら圧縮の為の位相補間をする補間フィルタと、前記位
相差検出回路によって生成されたＨのリセットパルスに
同期して前記補間フィルタの出力信号を入力するメモリ
を備えたものである。
【０００９】
【作用】圧縮操作される前の輝度信号がクロックに対し
て１クロック迄ジッターしている場合、圧縮用のメモリ
出力後の輝度信号のジッターは４分の１クロック迄のジ
ッターになる。
て１クロック迄ジッターしている場合、圧縮用のメモリ
出力後の輝度信号のジッターは４分の１クロック迄のジ
ッターになる。
【００１０】本発明の上記した構成（１）では、圧縮後
の４分の１クロックのジッターを補正する為に、位相差
検出回路によって圧縮以前の輝度信号とクロックとのジ
ッターを測定する。メモリ後、輝度信号を位相差検出回
路で測定されたジッター量の４分の１の量をジッターの
逆の位相にシフトすることによってジッターを相殺する
こととなる。
の４分の１クロックのジッターを補正する為に、位相差
検出回路によって圧縮以前の輝度信号とクロックとのジ
ッターを測定する。メモリ後、輝度信号を位相差検出回
路で測定されたジッター量の４分の１の量をジッターの
逆の位相にシフトすることによってジッターを相殺する
こととなる。
【００１１】本発明の上記した構成（２）は構成（１）
と比較して、輝度信号回路に使用されるクロックが位相
差検出回路に使用されるクロックの２倍速い８ｆｓｃで
ある点が大きな相違点である。輝度信号の圧縮後のジッ
ターは位相差検出回路の測定量の４分の１であるが、こ
れは位相差検出回路に使用されたクロックでみた場合を
述べている。２倍の速度のクロックで見た場合、輝度信
号のメモリ後のジッターは位相差検出回路の測定量の４
分の２である。従ってメモリ後、輝度信号を位相差検出
回路で測定されたジッター量の４分の２の量をジッター
の逆の位相にシフトすることによってジッターを相殺す
ることとなる。
と比較して、輝度信号回路に使用されるクロックが位相
差検出回路に使用されるクロックの２倍速い８ｆｓｃで
ある点が大きな相違点である。輝度信号の圧縮後のジッ
ターは位相差検出回路の測定量の４分の１であるが、こ
れは位相差検出回路に使用されたクロックでみた場合を
述べている。２倍の速度のクロックで見た場合、輝度信
号のメモリ後のジッターは位相差検出回路の測定量の４
分の２である。従ってメモリ後、輝度信号を位相差検出
回路で測定されたジッター量の４分の２の量をジッター
の逆の位相にシフトすることによってジッターを相殺す
ることとなる。
【００１２】本発明の上記した構成（３）では構成（２
）と同様、輝度信号回路に使用されるクロックが位相差
検出回路に使用されるクロックの２倍速い８ｆｓｃであ
る。従ってメモリ後、輝度信号を位相差検出回路で測定
されたジッター量の４分の２の量をジッターの逆の位相
にシフトすることによってジッターを相殺することとな
る。構成（２）と異なる点は、Ｈのリセットパルス信号
のタイミングを１クロックずらす遅延素子を設けている
ことである。Ｈのリセットパルスを１クロックずらすと
、メモリ後の信号の位相は４分の１クロックずれる。構
成（３）はこれをジッター補正に利用して、位相差検出
回路から位相差量が５０％を越える場合は、Ｈのリセッ
トパルス信号のタイミングを１クロックずらすことによ
り、丁度４分の１クロックのジッター補正を行っている
。こうして、８ｆｓｃから見た圧縮後のジッターは４分
の２クロック迄から４分の１クロック迄に低減される。 残りの４分の１クロック迄のジッター補正は、位相差検
出回路の測定データのＬＳＢからＭＳＢ−１の大きさに
比例して最大４分の１迄シフトさせる４分の１クロック
位相シフト回路をメモリ後に設けることによってジッタ
ーの相殺が行われる。
）と同様、輝度信号回路に使用されるクロックが位相差
検出回路に使用されるクロックの２倍速い８ｆｓｃであ
る。従ってメモリ後、輝度信号を位相差検出回路で測定
されたジッター量の４分の２の量をジッターの逆の位相
にシフトすることによってジッターを相殺することとな
る。構成（２）と異なる点は、Ｈのリセットパルス信号
のタイミングを１クロックずらす遅延素子を設けている
ことである。Ｈのリセットパルスを１クロックずらすと
、メモリ後の信号の位相は４分の１クロックずれる。構
成（３）はこれをジッター補正に利用して、位相差検出
回路から位相差量が５０％を越える場合は、Ｈのリセッ
トパルス信号のタイミングを１クロックずらすことによ
り、丁度４分の１クロックのジッター補正を行っている
。こうして、８ｆｓｃから見た圧縮後のジッターは４分
の２クロック迄から４分の１クロック迄に低減される。 残りの４分の１クロック迄のジッター補正は、位相差検
出回路の測定データのＬＳＢからＭＳＢ−１の大きさに
比例して最大４分の１迄シフトさせる４分の１クロック
位相シフト回路をメモリ後に設けることによってジッタ
ーの相殺が行われる。
【００１３】本発明の上記した構成（４）では、上記に
述べたように補間フィルタ後に３分の１クロック迄のジ
ッターが残っているので、これを補正する為、輝度信号
を位相差検出回路で測定されたジッター量の３分の１の
量をジッターの逆の位相にシフトすることによってジッ
ターを相殺することとなる。
述べたように補間フィルタ後に３分の１クロック迄のジ
ッターが残っているので、これを補正する為、輝度信号
を位相差検出回路で測定されたジッター量の３分の１の
量をジッターの逆の位相にシフトすることによってジッ
ターを相殺することとなる。
【００１４】本発明の上記した構成（４）でも、圧縮後
の４分の１クロックのジッターを補正する為に、位相差
検出回路によって圧縮以前の輝度信号とクロックとのジ
ッターを測定する。構成（４）では補間フィルタとメモ
リの間に、輝度信号を位相差検出回路で測定されたジッ
ター量の４分の１の量をジッターの逆の位相にシフトす
ることによってジッターを相殺することとなる。
の４分の１クロックのジッターを補正する為に、位相差
検出回路によって圧縮以前の輝度信号とクロックとのジ
ッターを測定する。構成（４）では補間フィルタとメモ
リの間に、輝度信号を位相差検出回路で測定されたジッ
ター量の４分の１の量をジッターの逆の位相にシフトす
ることによってジッターを相殺することとなる。
【００１５】本発明の上記した構成（５）でも、圧縮後
の４分の１クロックのジッターを補正する為に、位相差
検出回路によって圧縮以前の輝度信号とクロックとのジ
ッターを測定する。構成（５）では補間フィルタとメモ
リの間に、輝度信号を位相差検出回路で測定されたジッ
ター量の３分の１の量をジッターの逆の位相にシフトす
ることによってジッターを相殺することとなる。
の４分の１クロックのジッターを補正する為に、位相差
検出回路によって圧縮以前の輝度信号とクロックとのジ
ッターを測定する。構成（５）では補間フィルタとメモ
リの間に、輝度信号を位相差検出回路で測定されたジッ
ター量の３分の１の量をジッターの逆の位相にシフトす
ることによってジッターを相殺することとなる。
【００１６】
【実施例】以下本発明の一実施例について、図１を用い
て説明する。図１は本発明の第１の実施例におけるジッ
ター補正回路のブロック図を示すものである。図１にお
いて、１１はアナログ複合映像信号をデジタル変換する
Ａ／Ｄコンバータ、１２は水平同期とクロックの位相差
を測定し且つＨのリセットパルスを生成する位相差検出
回路、１３は複合映像信号のデコーダ、１４は４分の３
の圧縮のための補間フィルタ、１５はメモリ、１６は４
分の１クロック迄位相をずらす位相シフト回路、１７は
メモリ１５をコントロールするライト・イネーブル信号
の発生回路である。
て説明する。図１は本発明の第１の実施例におけるジッ
ター補正回路のブロック図を示すものである。図１にお
いて、１１はアナログ複合映像信号をデジタル変換する
Ａ／Ｄコンバータ、１２は水平同期とクロックの位相差
を測定し且つＨのリセットパルスを生成する位相差検出
回路、１３は複合映像信号のデコーダ、１４は４分の３
の圧縮のための補間フィルタ、１５はメモリ、１６は４
分の１クロック迄位相をずらす位相シフト回路、１７は
メモリ１５をコントロールするライト・イネーブル信号
の発生回路である。
【００１７】以上のように構成されたジッター補正回路
について、以下図１を用いてその動作を説明する。図１
のシステム・クロックはバーストロックされたものとす
る。従って、ＶＣＲやＶＤからの非標準映像信号が入力
した場合でも色差信号はクロックに同期している。しか
し輝度信号は非標準映像信号の場合、クロックと同期し
ない為にジッターが生じる。位相差検出回路１２はＡ／
Ｄコンバータ１１によってデジタル変換された映像信号
の水平同期がクロックの位相にどれ程進んでいるかを測
定する。水平同期は輝度信号の一部であるから、クロッ
クに対する水平同期のずれが分かれば輝度信号のずれも
分かる。また位相差検出回路１２は映像信号からＨのリ
セットパルスも生成する。生成されたリセットパルスは
クロックに同期して出力される。輝度信号は複合映像信
号のデコーダ１３によって色差信号のＲ−Ｙ，Ｂ−Ｙ，
輝度信号Ｙが再生される。デコーダ１３によって再生さ
れた輝度信号Ｙは水平同期のリセットパルスに同期する
４分の３圧縮の為の補間フィルタ１４に入力する。
について、以下図１を用いてその動作を説明する。図１
のシステム・クロックはバーストロックされたものとす
る。従って、ＶＣＲやＶＤからの非標準映像信号が入力
した場合でも色差信号はクロックに同期している。しか
し輝度信号は非標準映像信号の場合、クロックと同期し
ない為にジッターが生じる。位相差検出回路１２はＡ／
Ｄコンバータ１１によってデジタル変換された映像信号
の水平同期がクロックの位相にどれ程進んでいるかを測
定する。水平同期は輝度信号の一部であるから、クロッ
クに対する水平同期のずれが分かれば輝度信号のずれも
分かる。また位相差検出回路１２は映像信号からＨのリ
セットパルスも生成する。生成されたリセットパルスは
クロックに同期して出力される。輝度信号は複合映像信
号のデコーダ１３によって色差信号のＲ−Ｙ，Ｂ−Ｙ，
輝度信号Ｙが再生される。デコーダ１３によって再生さ
れた輝度信号Ｙは水平同期のリセットパルスに同期する
４分の３圧縮の為の補間フィルタ１４に入力する。
【００１８】補間フィルタ１４の構成の実施例は図２に
示される。図２において２１は入力輝度信号を３分の１
クロックずらす回路、２２は入力輝度信号を３分の２ク
ロックずらす回路、２３は４入力の信号を順次切り替え
るマルチプレクサである。マルチプレクサ２３は、位相
差検出回路１２からのＨのリセットパルス信号に同期し
て入力データを０クロック、３分の１クロック、３分の
２クロック、０クロックの順に順次位相をシフトさせて
いる。
示される。図２において２１は入力輝度信号を３分の１
クロックずらす回路、２２は入力輝度信号を３分の２ク
ロックずらす回路、２３は４入力の信号を順次切り替え
るマルチプレクサである。マルチプレクサ２３は、位相
差検出回路１２からのＨのリセットパルス信号に同期し
て入力データを０クロック、３分の１クロック、３分の
２クロック、０クロックの順に順次位相をシフトさせて
いる。
【００１９】次に図３を参照しながら圧縮過程の位相の
変化を説明する。図３は圧縮過程でのデータの位相の変
化を表している。補間フィルタ１４によって位相をずら
されたデータはメモリ１５に書き込まれる。メモリ１５
はライト・イネーブルの発生回路１６によって作られた
ライト・イネーブル信号によって、入力データをＨのリ
セットパルスに同期して４回に１回は書き込みを行わな
い。こうして輝度信号は図３に示されるようにメモリ１
５に出力された時点で４分の３に圧縮される。
変化を説明する。図３は圧縮過程でのデータの位相の変
化を表している。補間フィルタ１４によって位相をずら
されたデータはメモリ１５に書き込まれる。メモリ１５
はライト・イネーブルの発生回路１６によって作られた
ライト・イネーブル信号によって、入力データをＨのリ
セットパルスに同期して４回に１回は書き込みを行わな
い。こうして輝度信号は図３に示されるようにメモリ１
５に出力された時点で４分の３に圧縮される。
【００２０】次に図４を用いてジッターをしている圧縮
前の輝度信号が圧縮後に位相がどう変化するかを説明す
る。図４において上側は非標準信号時にＨのリセットパ
ルスがクロックに対して１クロックずれた時のデータの
位相を各圧縮過程で表している。下側はＨのリセットパ
ルスがクロックに対してずれが生じていない時のメモリ
出力のデータの位相を表している。図４の比較Ａで示さ
れるように、Ｈのリセットパルスが１クロックずれた上
側のメモリ出力の位相は、ずれのない下側のメモリ出力
の位相に比べて３分の１クロックずれている事が分かる
。この３分の１クロックはメモリ出力の位相に換算する
と４分の１クロックに相当する。従って図４の比較Ｂに
示されるように、上側のメモリ出力の位相を４分の１ク
ロックずらすと位相が一致する事が分かる。
前の輝度信号が圧縮後に位相がどう変化するかを説明す
る。図４において上側は非標準信号時にＨのリセットパ
ルスがクロックに対して１クロックずれた時のデータの
位相を各圧縮過程で表している。下側はＨのリセットパ
ルスがクロックに対してずれが生じていない時のメモリ
出力のデータの位相を表している。図４の比較Ａで示さ
れるように、Ｈのリセットパルスが１クロックずれた上
側のメモリ出力の位相は、ずれのない下側のメモリ出力
の位相に比べて３分の１クロックずれている事が分かる
。この３分の１クロックはメモリ出力の位相に換算する
と４分の１クロックに相当する。従って図４の比較Ｂに
示されるように、上側のメモリ出力の位相を４分の１ク
ロックずらすと位相が一致する事が分かる。
【００２１】映像信号が非標準信号の場合、輝度信号は
バースト・ロックしたクロックに同期せずにジッターす
る。図１ではクロック単位のジッターに対して、位相差
検出回路１２で生成されたＨのリセットパルスを用いて
補間フィルタ１４とメモリ１５をジッターに対応させて
いる。クロック内のジッターに対してはメモリ１５の後
段の４分の１位相シフト回路１６が補正している。図４
の結果からメモリ１５後のジッターは最大４分の１クロ
ックである。従って圧縮前のクロック内のジッターは４
分の１クロック位相シフト回路１６によって、輝度信号
を位相差検出回路１２で測定された位相差量に比例して
最大４分の１クロック迄ずらすことにより圧縮後のジッ
ターを相殺する。
バースト・ロックしたクロックに同期せずにジッターす
る。図１ではクロック単位のジッターに対して、位相差
検出回路１２で生成されたＨのリセットパルスを用いて
補間フィルタ１４とメモリ１５をジッターに対応させて
いる。クロック内のジッターに対してはメモリ１５の後
段の４分の１位相シフト回路１６が補正している。図４
の結果からメモリ１５後のジッターは最大４分の１クロ
ックである。従って圧縮前のクロック内のジッターは４
分の１クロック位相シフト回路１６によって、輝度信号
を位相差検出回路１２で測定された位相差量に比例して
最大４分の１クロック迄ずらすことにより圧縮後のジッ
ターを相殺する。
【００２２】４分の１クロック位相シフト回路１６の実
施例は構成図図５に示される。図５において５１は１ク
ロックの遅延素子、５２は信号を反転させるインバータ
、５３は引算回路、５４は乗算回路、５５はデータの大
きさを４分の１にする割算部、５６は足算回路である。 以下図５を用いて位相シフト回路１６の動作を説明する
。遅延素子５１とインバータ５２と引算回路５３によっ
て、１クロック前との輝度信号の差分、即ちジッターと
は逆の位相が作られる。差分は位相差検出回路１２で測
定された位相差量と掛算されて、圧縮前のジッターと同
量の差分値になる。ここで、位相差量は０から１までの
変数で、位相差量が０の場合は輝度信号がクロックに同
期している事を表す。割算部５５は乗算回路５４で得ら
れた差分を４分の１にすることによって、圧縮後のジッ
ターと同量の差分にさせる。足算回路５６はジッターを
持った輝度信号にジッターとは逆の位相の補正を行ない
、ジッターを相殺させる。
施例は構成図図５に示される。図５において５１は１ク
ロックの遅延素子、５２は信号を反転させるインバータ
、５３は引算回路、５４は乗算回路、５５はデータの大
きさを４分の１にする割算部、５６は足算回路である。 以下図５を用いて位相シフト回路１６の動作を説明する
。遅延素子５１とインバータ５２と引算回路５３によっ
て、１クロック前との輝度信号の差分、即ちジッターと
は逆の位相が作られる。差分は位相差検出回路１２で測
定された位相差量と掛算されて、圧縮前のジッターと同
量の差分値になる。ここで、位相差量は０から１までの
変数で、位相差量が０の場合は輝度信号がクロックに同
期している事を表す。割算部５５は乗算回路５４で得ら
れた差分を４分の１にすることによって、圧縮後のジッ
ターと同量の差分にさせる。足算回路５６はジッターを
持った輝度信号にジッターとは逆の位相の補正を行ない
、ジッターを相殺させる。
【００２３】以上のように本実施例においてＡ／Ｄの後
に水平同期の位相差検出回路１２を設け、圧縮用のメモ
リ１５の後に４分の１クロック位相シフト回路１６を設
けることによって、生成した圧縮後のジッターとは逆の
位相成分を加えてジッターを相殺することができる。
に水平同期の位相差検出回路１２を設け、圧縮用のメモ
リ１５の後に４分の１クロック位相シフト回路１６を設
けることによって、生成した圧縮後のジッターとは逆の
位相成分を加えてジッターを相殺することができる。
【００２４】次に本発明の第２の実施例について図６を
用いて説明する。図６は本発明の第２の実施例を示すブ
ロック図である。
用いて説明する。図６は本発明の第２の実施例を示すブ
ロック図である。
【００２５】図６において、６１はＡ／Ｄコンバータ、
６２は水平同期とクロックの位相差を測定し且つＨのリ
セットパルスを生成する位相差検出回路、６３は複合映
像信号のデコーダ、６４は４分の３の圧縮のための補間
フィルタ、６５はメモリ、６６は４分の２クロック迄位
相をずらす位相シフト回路、６７はメモリ６５をコント
ロールするライト・イネーブル信号の発生回路である。 使用している４ｆｓｃと８ｆｓｃのクロックはバースト
・ロックされている。
６２は水平同期とクロックの位相差を測定し且つＨのリ
セットパルスを生成する位相差検出回路、６３は複合映
像信号のデコーダ、６４は４分の３の圧縮のための補間
フィルタ、６５はメモリ、６６は４分の２クロック迄位
相をずらす位相シフト回路、６７はメモリ６５をコント
ロールするライト・イネーブル信号の発生回路である。 使用している４ｆｓｃと８ｆｓｃのクロックはバースト
・ロックされている。
【００２６】図１と異なる点が２つある。１つはシステ
ムクロックが４ｆｓｃと８ｆｓｃの２つが使われている
ことである。特に位相差検出回路６２の基準クロックが
４ｆｓｃであるのに対して、輝度信号を処理している補
間フィルタ６４以降の各ブロックのクロックが８ｆｓｃ
である。２つのクロックを使用する理由は、システム全
体を８ｆｓｃで信号処理すると回路規模が大きくなりま
た複雑になるからである。そうしたことから高速を必要
としない信号系には４ｆｓｃを使っている。２つめの相
違は４分の１クロック位相シフト回路の代わりに４分の
２クロック位相シフト回路６６を設けていることである
。これは次の理由がある。輝度信号のクロック内のジッ
ターは図１で述べたように最大４分の１クロックである
。ただしこれは位相差検出回路に使用されたクロックで
見た場合に限る。２倍の速度のクロック・８ｆｓｃで見
た場合は、輝度信号の圧縮後のジッターは最大４分の２
クロックである。従って圧縮後、４分の２クロック位相
シフト回路６６は輝度信号を位相差検出回路６２で測定
された位相差量に比例して最大４分の２クロック迄ずら
すことにより圧縮後のジッターを相殺する。
ムクロックが４ｆｓｃと８ｆｓｃの２つが使われている
ことである。特に位相差検出回路６２の基準クロックが
４ｆｓｃであるのに対して、輝度信号を処理している補
間フィルタ６４以降の各ブロックのクロックが８ｆｓｃ
である。２つのクロックを使用する理由は、システム全
体を８ｆｓｃで信号処理すると回路規模が大きくなりま
た複雑になるからである。そうしたことから高速を必要
としない信号系には４ｆｓｃを使っている。２つめの相
違は４分の１クロック位相シフト回路の代わりに４分の
２クロック位相シフト回路６６を設けていることである
。これは次の理由がある。輝度信号のクロック内のジッ
ターは図１で述べたように最大４分の１クロックである
。ただしこれは位相差検出回路に使用されたクロックで
見た場合に限る。２倍の速度のクロック・８ｆｓｃで見
た場合は、輝度信号の圧縮後のジッターは最大４分の２
クロックである。従って圧縮後、４分の２クロック位相
シフト回路６６は輝度信号を位相差検出回路６２で測定
された位相差量に比例して最大４分の２クロック迄ずら
すことにより圧縮後のジッターを相殺する。
【００２７】４分の２クロック位相シフト回路６６の構
成の実施例は図７に示される。図７において７１は１ク
ロック遅延素子、７２はインバータ、７３は引算回路、
７４は掛算回路、７５はデータを４分の１にする割算部
、７６は足算回路、７７は１クロック遅延素子、７８は
インバータ、７９は引算回路、７Ａはデータを４分の１
にする割算部、７Ｂはマルチプレクサ、７Ｃは足算回路
である。
成の実施例は図７に示される。図７において７１は１ク
ロック遅延素子、７２はインバータ、７３は引算回路、
７４は掛算回路、７５はデータを４分の１にする割算部
、７６は足算回路、７７は１クロック遅延素子、７８は
インバータ、７９は引算回路、７Ａはデータを４分の１
にする割算部、７Ｂはマルチプレクサ、７Ｃは足算回路
である。
【００２８】以下図７を用いて位相シフト回路６６の動
作を説明する。遅延素子７１とインバータ７２と引算回
路７３によって、１クロック前との輝度信号の差分、即
ちジッターとは逆の位相が作られる。差分は位相差検出
回路６２で測定された位相差量の内のＬＳＢからＭＳＢ
−１迄のデータと掛算される。ここで、位相差量は０か
ら１までのデジタル変数で、位相差量が０の場合は輝度
信号がクロックに同期している事を表す。割算部７５は
乗算回路７４で得られた差分を４分の１にする。足算回
路７６はジッターを持った輝度信号にジッターとは逆の
位相の４分の１の差分データを加え、ジッターを４分の
１クロック迄相殺させる。４分の１クロック迄相殺され
た輝度信号は、遅延素子７７とインバータ７８と引算回
路７９によって、１クロック前との輝度信号の第２の差
分が作られる。これはジッターとは逆の位相である。足
算回路７Ｃは、位相差検出回路６２からの位相差量のＭ
ＳＢが０の場合は、足算回路７６の出力にマルチプレク
サ７Ｂからの０をたす。足算回路７Ｃは、位相差検出回
路６２からの位相差量のＭＳＢが１の場合は、足算回路
７６の輝度信号に第２の差分の４分の１を加えて、更に
輝度信号のジッターを４分の１クロック遅らせる。こう
して４分の２クロック位相シフト回路６６は、ジッター
量のＭＳＢが０の時には４分の１クロック迄の補正を行
い、ＭＳＢが１の時には４分の２クロック迄の補正を行
う。
作を説明する。遅延素子７１とインバータ７２と引算回
路７３によって、１クロック前との輝度信号の差分、即
ちジッターとは逆の位相が作られる。差分は位相差検出
回路６２で測定された位相差量の内のＬＳＢからＭＳＢ
−１迄のデータと掛算される。ここで、位相差量は０か
ら１までのデジタル変数で、位相差量が０の場合は輝度
信号がクロックに同期している事を表す。割算部７５は
乗算回路７４で得られた差分を４分の１にする。足算回
路７６はジッターを持った輝度信号にジッターとは逆の
位相の４分の１の差分データを加え、ジッターを４分の
１クロック迄相殺させる。４分の１クロック迄相殺され
た輝度信号は、遅延素子７７とインバータ７８と引算回
路７９によって、１クロック前との輝度信号の第２の差
分が作られる。これはジッターとは逆の位相である。足
算回路７Ｃは、位相差検出回路６２からの位相差量のＭ
ＳＢが０の場合は、足算回路７６の出力にマルチプレク
サ７Ｂからの０をたす。足算回路７Ｃは、位相差検出回
路６２からの位相差量のＭＳＢが１の場合は、足算回路
７６の輝度信号に第２の差分の４分の１を加えて、更に
輝度信号のジッターを４分の１クロック遅らせる。こう
して４分の２クロック位相シフト回路６６は、ジッター
量のＭＳＢが０の時には４分の１クロック迄の補正を行
い、ＭＳＢが１の時には４分の２クロック迄の補正を行
う。
【００２９】以上のように本実施例においてＡ／Ｄの後
に水平同期の位相差検出回路６２を、圧縮用のメモリ６
５の後に４分の２クロック位相シフト回路６６を設ける
ことによって、圧縮後のジッターとは逆の位相の成分を
作ることができ、これを加えることでジッターを相殺す
ることができる。
に水平同期の位相差検出回路６２を、圧縮用のメモリ６
５の後に４分の２クロック位相シフト回路６６を設ける
ことによって、圧縮後のジッターとは逆の位相の成分を
作ることができ、これを加えることでジッターを相殺す
ることができる。
【００３０】次に本発明の第３の実施例について図８を
用いて説明する。図８は本発明の第３の実施例を示すブ
ロック図である。
用いて説明する。図８は本発明の第３の実施例を示すブ
ロック図である。
【００３１】図８において、８１はＡ／Ｄコンバータ、
８２は水平同期とクロックの位相差を測定し且つＨのリ
セットパルスを生成する位相差検出回路、８３は複合映
像信号のデコーダ、８４は４分の３の圧縮のための補間
フィルタ、８５はメモリ、８６は４分の１クロック迄位
相をずらす位相シフト回路、８７はメモリ８５をコント
ロールするライト・イネーブル信号の発生回路、８８は
切り替え用のマルチプレクサ、８９は水平同期信号Ｈの
リセットパルスを８ｆｓｃの１クロック遅延させる１ク
ロック遅延素子である。使用される４ｆｓｃと８ｆｓｃ
のクロックはバースト・ロックされている。
８２は水平同期とクロックの位相差を測定し且つＨのリ
セットパルスを生成する位相差検出回路、８３は複合映
像信号のデコーダ、８４は４分の３の圧縮のための補間
フィルタ、８５はメモリ、８６は４分の１クロック迄位
相をずらす位相シフト回路、８７はメモリ８５をコント
ロールするライト・イネーブル信号の発生回路、８８は
切り替え用のマルチプレクサ、８９は水平同期信号Ｈの
リセットパルスを８ｆｓｃの１クロック遅延させる１ク
ロック遅延素子である。使用される４ｆｓｃと８ｆｓｃ
のクロックはバースト・ロックされている。
【００３２】図１と異なる点が２つある。１つは図６と
同様に、システムクロックが４ｆｓｃと８ｆｓｃの２つ
が使われていることである。２つのクロックを使用する
理由は図６で述べたとうり、システム全体を８ｆｓｃで
信号処理すると回路規模が大きくなりまた複雑になるか
らである。そうしたことから高速を必要としない信号系
には４ｆｓｃを使っている。２つめの相違は遅延素子８
９とマルチプレクサ８８を新たに追加していることであ
る。これは以下の理由がある。水平同期信号Ｈのリセッ
トパルスを８ｆｓｃの１クロックずらすと、補間フィル
タ８４とメモリ８５からなる圧縮回路後の信号の位相は
４分の１クロックずれる。図８はこれをジッター補正に
利用して、位相差検出回路８２から位相差量が５０％を
越える場合、即ちＭＳＢが１になる場合はＨのリセット
パルス信号のタイミングを１クロック遅らせることによ
って、丁度４分の１クロックのジッター補正を行ってい
る。こうして、８ｆｓｃから見た圧縮後のジッターは４
分の２クロック迄から４分の１クロック迄に低減される
。残りの４分の１クロック迄のジッター補正は、位相差
検出回路８２の測定データのＬＳＢからＭＳＢ−１の大
きさに比例して最大４分の１クロック迄シフトさせる４
分の１クロック位相シフト回路８６を設けることによっ
て、ジッターの相殺が行われる。
同様に、システムクロックが４ｆｓｃと８ｆｓｃの２つ
が使われていることである。２つのクロックを使用する
理由は図６で述べたとうり、システム全体を８ｆｓｃで
信号処理すると回路規模が大きくなりまた複雑になるか
らである。そうしたことから高速を必要としない信号系
には４ｆｓｃを使っている。２つめの相違は遅延素子８
９とマルチプレクサ８８を新たに追加していることであ
る。これは以下の理由がある。水平同期信号Ｈのリセッ
トパルスを８ｆｓｃの１クロックずらすと、補間フィル
タ８４とメモリ８５からなる圧縮回路後の信号の位相は
４分の１クロックずれる。図８はこれをジッター補正に
利用して、位相差検出回路８２から位相差量が５０％を
越える場合、即ちＭＳＢが１になる場合はＨのリセット
パルス信号のタイミングを１クロック遅らせることによ
って、丁度４分の１クロックのジッター補正を行ってい
る。こうして、８ｆｓｃから見た圧縮後のジッターは４
分の２クロック迄から４分の１クロック迄に低減される
。残りの４分の１クロック迄のジッター補正は、位相差
検出回路８２の測定データのＬＳＢからＭＳＢ−１の大
きさに比例して最大４分の１クロック迄シフトさせる４
分の１クロック位相シフト回路８６を設けることによっ
て、ジッターの相殺が行われる。
【００３３】以上のように本実施例においてＡ／Ｄの後
に水平同期の位相差検出回路８２を、圧縮用のメモリ８
５の後に４分の１クロック位相シフト回路８６を設け、
Ｈのリセットパルスをずらす遅延素子８９と切り替え用
のマルチプレクサ８８を設けることによって、圧縮後の
ジッターとは逆の位相の成分を作ることができ、これを
加えることでジッターを相殺することができる。
に水平同期の位相差検出回路８２を、圧縮用のメモリ８
５の後に４分の１クロック位相シフト回路８６を設け、
Ｈのリセットパルスをずらす遅延素子８９と切り替え用
のマルチプレクサ８８を設けることによって、圧縮後の
ジッターとは逆の位相の成分を作ることができ、これを
加えることでジッターを相殺することができる。
【００３４】次に本発明の第４の実施例について図９を
用いて説明する。図９は本発明の第４の実施例を示すブ
ロック図である。
用いて説明する。図９は本発明の第４の実施例を示すブ
ロック図である。
【００３５】図９において、１１はＡ／Ｄコンバータ、
１２は水平同期とクロックの位相差を測定し且つＨのリ
セットパルスを生成する位相差検出回路、１３は複合映
像信号のデコーダ、９４は４分の３の圧縮のための補間
フィルタ、１６は４分の１クロック迄位相をずらす４分
の１クロック位相シフト回路、１５はメモリ、１７はメ
モリ１５をコントロールするライト・イネーブル信号の
発生回路である。使用されるシステム・クロックはバー
スト・ロックされている。
１２は水平同期とクロックの位相差を測定し且つＨのリ
セットパルスを生成する位相差検出回路、１３は複合映
像信号のデコーダ、９４は４分の３の圧縮のための補間
フィルタ、１６は４分の１クロック迄位相をずらす４分
の１クロック位相シフト回路、１５はメモリ、１７はメ
モリ１５をコントロールするライト・イネーブル信号の
発生回路である。使用されるシステム・クロックはバー
スト・ロックされている。
【００３６】以上のように構成されたジッター補正回路
について、図９を第１の実施例の図１と比較しながら動
作を説明する。図９の図１と同一番号の各素子は図１の
各素子の機能と一致する。図１との相違点は４分の１ク
ロック位相シフト回路１６の位置がメモリ１５の後ろか
ら前に変わったことと、補間フィルタが補間フィルタ１
４から補間フィルタ９４に替えったことである。
について、図９を第１の実施例の図１と比較しながら動
作を説明する。図９の図１と同一番号の各素子は図１の
各素子の機能と一致する。図１との相違点は４分の１ク
ロック位相シフト回路１６の位置がメモリ１５の後ろか
ら前に変わったことと、補間フィルタが補間フィルタ１
４から補間フィルタ９４に替えったことである。
【００３７】図１０は補間フィルタ９４の構成例を表し
ている。図１０において、２１はデータの位相を３分の
１クロックをずらす３分の１クロック・シフト回路、２
２はデータの位相を３分の２クロックずらす３分の２ク
ロック・シフト回路、１０３はデータの位相を１クロッ
クずらす１クロック・シフト回路、２３は４入力のマル
チプレクサである。図２と異なる点は１クロック・シフ
ト回路１０３を設けた点である。補間フィルタ９４は、
Ｈのリセットパルスに同期して０クロック、３分の１ク
ロック、３分の２クロック、１クロックのずれの信号を
順次送り出す。１クロックずれの信号が必要な理由は、
４分の１位相シフト回路１６の位置がメモリ１５の前か
らメモリ１５の後に変わったことに関係する。それは位
相シフト回路が３分の２クロックずれのデータを補正す
る場合、次のデータが連続性のない０クロックずれのデ
ータではエラーを生じるからである。
ている。図１０において、２１はデータの位相を３分の
１クロックをずらす３分の１クロック・シフト回路、２
２はデータの位相を３分の２クロックずらす３分の２ク
ロック・シフト回路、１０３はデータの位相を１クロッ
クずらす１クロック・シフト回路、２３は４入力のマル
チプレクサである。図２と異なる点は１クロック・シフ
ト回路１０３を設けた点である。補間フィルタ９４は、
Ｈのリセットパルスに同期して０クロック、３分の１ク
ロック、３分の２クロック、１クロックのずれの信号を
順次送り出す。１クロックずれの信号が必要な理由は、
４分の１位相シフト回路１６の位置がメモリ１５の前か
らメモリ１５の後に変わったことに関係する。それは位
相シフト回路が３分の２クロックずれのデータを補正す
る場合、次のデータが連続性のない０クロックずれのデ
ータではエラーを生じるからである。
【００３８】以上のように本実施例においてＡ／Ｄの後
に水平同期の位相差検出回路１２を設け、圧縮用のメモ
リ１５の前に４分の１クロック位相シフト回路１６を設
けることによって、ジッターとは逆の生成した位相成分
を加えてジッターを相殺することができる。
に水平同期の位相差検出回路１２を設け、圧縮用のメモ
リ１５の前に４分の１クロック位相シフト回路１６を設
けることによって、ジッターとは逆の生成した位相成分
を加えてジッターを相殺することができる。
【００３９】なお上述の説明の参考及び捕足として、第
１の実施例で示した図４に対応する第４の実施例図９の
非標準信号データの位相の変化を表した図１１を添付し
ておく。
１の実施例で示した図４に対応する第４の実施例図９の
非標準信号データの位相の変化を表した図１１を添付し
ておく。
【００４０】次に本発明の第５の実施例について図１２
を用いて説明する。図１２は本発明の第５の実施例を示
すブロック図である。
を用いて説明する。図１２は本発明の第５の実施例を示
すブロック図である。
【００４１】図１２において、１１はＡ／Ｄコンバータ
、１２は水平同期とクロックの位相差を測定し且つＨの
リセットパルスを発生させる位相差検出回路、１３は複
合映像信号のデコーダ、１２６は３分の１クロック迄位
相をずらす３分の１位相シフト回路、１４は４分の３の
圧縮のための補間フィルタ、１５はメモリ、１７はメモ
リ１５をコントロールするライト・イネーブル信号の発
生回路である。使用されるシステム・クロックはバース
ト・ロックされている。
、１２は水平同期とクロックの位相差を測定し且つＨの
リセットパルスを発生させる位相差検出回路、１３は複
合映像信号のデコーダ、１２６は３分の１クロック迄位
相をずらす３分の１位相シフト回路、１４は４分の３の
圧縮のための補間フィルタ、１５はメモリ、１７はメモ
リ１５をコントロールするライト・イネーブル信号の発
生回路である。使用されるシステム・クロックはバース
ト・ロックされている。
【００４２】以上のように構成されたジッター補正回路
について、図１と比較しながら動作を説明する。図１２
の図１と同一番号の各素子は図１の各素子の機能と一致
する。図１との相違点は位相シフト回路１２６の位置と
位相シフト量が異なる点である。
について、図１と比較しながら動作を説明する。図１２
の図１と同一番号の各素子は図１の各素子の機能と一致
する。図１との相違点は位相シフト回路１２６の位置と
位相シフト量が異なる点である。
【００４３】位相シフト量が図１の４分の１クロックか
ら図１２では３分の１クロックに変わるわけを、図１３
を用いて説明する。図１３は第５の実施例図１２の非標
準信号データの位相の変化を表している。図１３で示さ
れるようにＨのリセットパルスが１クロックずれると、
３分の１クロック位相シフト回路１２６の入力データは
３分の１クロック位相がずれることが比較Ａによって分
かる。従って、ジッター補正のための位相シフト量は３
分の１クロック迄に制限される。
ら図１２では３分の１クロックに変わるわけを、図１３
を用いて説明する。図１３は第５の実施例図１２の非標
準信号データの位相の変化を表している。図１３で示さ
れるようにＨのリセットパルスが１クロックずれると、
３分の１クロック位相シフト回路１２６の入力データは
３分の１クロック位相がずれることが比較Ａによって分
かる。従って、ジッター補正のための位相シフト量は３
分の１クロック迄に制限される。
【００４４】以上のように本実施例においてＡ／Ｄの後
に水平同期の位相差検出回路１２を設け、圧縮用の補間
フィルタ１４の前に３分の１クロック位相シフト回路１
２６を設けることによって、ジッターとは逆の生成した
位相成分を加えることでジッターを相殺することができ
る。
に水平同期の位相差検出回路１２を設け、圧縮用の補間
フィルタ１４の前に３分の１クロック位相シフト回路１
２６を設けることによって、ジッターとは逆の生成した
位相成分を加えることでジッターを相殺することができ
る。
【００４５】
【発明の効果】以上のように本発明によれば、水平同期
とクロックとの位相差を測定する位相差検出回路と、補
正する位置でのジッター量と同量の位相のずれを作る位
相シフト回路を設けることにより、補正される信号にそ
のジッターの位相とは逆方向で且つ同量の生成した成分
を加えてジッターを相殺できる。
とクロックとの位相差を測定する位相差検出回路と、補
正する位置でのジッター量と同量の位相のずれを作る位
相シフト回路を設けることにより、補正される信号にそ
のジッターの位相とは逆方向で且つ同量の生成した成分
を加えてジッターを相殺できる。
【図１】本発明の第１の実施例におけるジッター補正回
路のブロック図
路のブロック図
【図２】本発明の第１の実施例における補間フィルタ１
４の構成図
４の構成図
【図３】本発明の第１の実施例におけるメモリ出力まで
のデータの位相変化図
のデータの位相変化図
【図４】本発明の第１の実施例における非標準時でのデ
ータの位相変化図
ータの位相変化図
【図５】本発明の第１の実施例における４分の１クロッ
ク位相シフト回路１６のブロック図
ク位相シフト回路１６のブロック図
【図６】本発明の第２の実施例におけるジッター補正回
路ブロック図
路ブロック図
【図７】本発明の第２の実施例における４分の２クロッ
ク位相シフト回路６６のブロック図
ク位相シフト回路６６のブロック図
【図８】本発明の第３の実施例におけるジッター補正回
路のブロック図
路のブロック図
【図９】本発明の第４の実施例におけるジッター補正回
路のブロック図
路のブロック図
【図１０】本発明の第４の実施例における補間フィルタ
９４の構成図
９４の構成図
【図１１】本発明の第４の実施例における非標準時での
データの位相変化図
データの位相変化図
【図１２】本発明の第５の実施例におけるジッター補正
回路のブロック図
回路のブロック図
【図１３】本発明の第５の実施例における非標準時での
データの位相変化図
データの位相変化図
【図１４】従来例の４分の３圧縮回路のブロック図
１１ Ａ／Ｄコンバータ
１２ 位相差検出回路
１３ 複合映像信号のデコーダ
１４ ４分の３圧縮のための補間フィルタ１５ ４
分の３圧縮のためのメモリ １６ ４分の１クロック位相シフト回路１７ ライ
トリセット＃の発生回路 ２１ ３分の１クロックシフト回路 ２２ ３分の２クロックシフト回路 ２３ ４入力マルチプレクサ ５１ １クロック遅延素子 ５２ インバータ ５３ 引算回路 ５４ 掛算回路 ５５ 割算部 ５６ 足算回路 ６１ Ａ／Ｄコンバータ ６２ 位相差検出回路 ６３ 複合映像信号のデコーダ ６４ ４分の３圧縮のための補間フィルタ６５ ４
分の３圧縮のためのメモリ ６６ ４分の２クロック位相シフト回路６７ ライ
トリセット＃の発生回路 ７１ １クロック遅延素子 ７２ インバータ ７３ 引算回路 ７４ 掛算回路 ７５ 割算部 ７６ 足算回路 ７７ １クロック遅延素子 ７８ インバータ ７９ 引算回路 ７Ａ 割算部 ７Ｂ マルチプレクサ ７Ｃ 足算回路 ８１ Ａ／Ｄコンバータ ８２ 位相差検出回路 ８３ 複合映像信号のデコーダ ８４ ４分の３圧縮のための補間フィルタ８５ ４
分の３圧縮のためのメモリ ８６ ４分の１クロック位相シフト回路８７ ライ
トリセット＃の発生回路 ８８ マルチプレクサ ８９ １クロック遅延素子 ９４ ４分の３圧縮のための補間フィルタ１０３
１クロック・シフト回路
分の３圧縮のためのメモリ １６ ４分の１クロック位相シフト回路１７ ライ
トリセット＃の発生回路 ２１ ３分の１クロックシフト回路 ２２ ３分の２クロックシフト回路 ２３ ４入力マルチプレクサ ５１ １クロック遅延素子 ５２ インバータ ５３ 引算回路 ５４ 掛算回路 ５５ 割算部 ５６ 足算回路 ６１ Ａ／Ｄコンバータ ６２ 位相差検出回路 ６３ 複合映像信号のデコーダ ６４ ４分の３圧縮のための補間フィルタ６５ ４
分の３圧縮のためのメモリ ６６ ４分の２クロック位相シフト回路６７ ライ
トリセット＃の発生回路 ７１ １クロック遅延素子 ７２ インバータ ７３ 引算回路 ７４ 掛算回路 ７５ 割算部 ７６ 足算回路 ７７ １クロック遅延素子 ７８ インバータ ７９ 引算回路 ７Ａ 割算部 ７Ｂ マルチプレクサ ７Ｃ 足算回路 ８１ Ａ／Ｄコンバータ ８２ 位相差検出回路 ８３ 複合映像信号のデコーダ ８４ ４分の３圧縮のための補間フィルタ８５ ４
分の３圧縮のためのメモリ ８６ ４分の１クロック位相シフト回路８７ ライ
トリセット＃の発生回路 ８８ マルチプレクサ ８９ １クロック遅延素子 ９４ ４分の３圧縮のための補間フィルタ１０３
１クロック・シフト回路
Claims (5)
- 【請求項１】映像信号の水平同期信号とバースト・ロッ
クされたシステム・クロックとの位相差を測定し且つク
ロックに同期しながら水平同期信号のリセットパルスを
生成する位相差検出回路と、前記位相差検出回路によっ
て生成された水平同期信号のリセットパルスに同期しな
がら輝度信号の圧縮の為の位相補間をする補間フィルタ
と、前記位相差検出回路によって生成された水平同期信
号のリセットパルスに同期して前記補間フィルタの出力
信号を入力するメモリと、前記メモリからの輝度信号を
前記位相差検出回路からの位相差データに比例して最大
４分の１クロック迄シフトさせる４分の１クロック位相
シフト回路を備えたジッター補正回路。 - 【請求項２】映像信号の水平同期信号とバースト・ロッ
クされた４ｆｓｃ（ｆｓｃ＝色副搬送波周波数）のシス
テム・クロックとの位相差を測定し且つ４ｆｓｃクロッ
クに同期しながら水平同期信号のリセットパルスを生成
する位相差検出回路と、バースト・ロックされた８ｆｓ
ｃクロックで動作し且つ前記位相差検出回路によって生
成された水平同期信号のリセットパルスに同期しながら
輝度信号の圧縮の為の位相補間をする補間フィルタと、
前記８ｆｓｃクロックで動作し且つ前記位相差検出回路
によって生成された水平同期信号のリセットパルスに同
期して前記補間フィルタの出力信号を入力するメモリと
、前記８ｆｓｃクロックで動作し且つ前記メモリからの
輝度信号を前記位相差検出回路からの位相差データに比
例して最大４分の２クロック迄シフトさせる４分の２ク
ロック位相シフト回路を備えたジッター補正回路。 - 【請求項３】映像信号の水平同期信号とバースト・ロッ
クされた４ｆｓｃのシステム・クロックとの位相差を測
定し且つ４ｆｓｃクロックに同期しながら水平同期信号
のリセットパルスを生成する位相差検出回路と、バース
ト・ロックされた８ｆｓｃクロックで動作し且つ前記位
相差検出回路によって生成された水平同期信号のリセッ
トパルスに同期しながら輝度信号の圧縮の為の位相補間
をする補間フィルタと、前記８ｆｓｃクロックで動作し
且つ前記位相差検出回路によって生成された水平同期信
号のリセットパルスに同期して前記補間フィルタの出力
信号を入力するメモリと、前記位相差検出回路からの位
相差データのＭＳＢが１を示すときは水平同期信号のリ
セットパルス信号のタイミングを８ｆｓｃの１クロック
ずらす１クロック遅延素子と、前記８ｆｓｃクロックで
動作し且つ前記メモリからの輝度信号を前記位相差検出
回路からの位相差データのＬＳＢからＭＳＢ−１の大き
さに比例して最大４分の１クロック迄シフトさせる４分
の１クロック位相シフト回路を備えたジッター補正回路
。 - 【請求項４】映像信号の水平同期信号とバースト・ロッ
クされたシステム・クロックとの位相差を測定し且つク
ロックに同期しながら水平同期信号のリセットパルスを
生成する位相差検出回路と、前記位相差検出回路によっ
て生成された水平同期信号のリセットパルスに同期しな
がら輝度信号の圧縮の為の位相補間をする補間フィルタ
と、前記補間フィルタからの輝度信号を前記位相差検出
回路からの位相差データに比例して最大４分の１クロッ
ク迄シフトさせる４分の１クロック位相シフト回路と、
前記位相差検出回路によって生成された水平同期信号の
リセットパルスに同期して前記４分の１クロック位相シ
フト回路の出力信号を入力するメモリとを備えたジッタ
ー補正回路。 - 【請求項５】映像信号の水平同期とバースト・ロックさ
れたシステム・クロックとの位相差を測定し且つクロッ
クに同期しながら水平同期信号のリセットパルスを生成
する位相差検出回路と、輝度信号データを前記位相差検
出回路からの位相差データの大きさに比例して最大３分
の１クロック迄シフトさせる３分の１クロック位相シフ
ト回路と、前記３分の１位相シフト回路からの輝度信号
を前記位相差検出回路によって生成された水平同期信号
のリセットパルスに同期しながら圧縮の為の位相補間を
する補間フィルタと、前記位相差検出回路によって生成
された水平同期信号のリセットパルスに同期して前記補
間フィルタの出力信号を入力するメモリを備えたジッタ
ー補正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071530A JPH04306975A (ja) | 1991-04-04 | 1991-04-04 | ジッター補正回路 |
| US07/863,269 US5280345A (en) | 1991-04-04 | 1992-04-03 | Jitter correction circuit for reducing jitter components of a luminance signal in video information compression |
| EP92302961A EP0507609B1 (en) | 1991-04-04 | 1992-04-03 | Jitter correction circuit |
| DE69217100T DE69217100T2 (de) | 1991-04-04 | 1992-04-03 | Schaltung zum Korrigieren von Jitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071530A JPH04306975A (ja) | 1991-04-04 | 1991-04-04 | ジッター補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306975A true JPH04306975A (ja) | 1992-10-29 |
Family
ID=13463385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071530A Pending JPH04306975A (ja) | 1991-04-04 | 1991-04-04 | ジッター補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5280345A (ja) |
| EP (1) | EP0507609B1 (ja) |
| JP (1) | JPH04306975A (ja) |
| DE (1) | DE69217100T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469741B2 (en) | 1993-07-26 | 2002-10-22 | Pixel Instruments Corp. | Apparatus and method for processing television signals |
| US5440593A (en) * | 1993-09-30 | 1995-08-08 | Ati Technologies Inc. | Combined aligner blender |
| JP2964899B2 (ja) * | 1995-02-28 | 1999-10-18 | 日本電気株式会社 | 符号化と復号化周波数同期方法 |
| JPH09238362A (ja) * | 1996-02-29 | 1997-09-09 | Fujitsu Ltd | テレビジョン表示機能をもつ情報処理装置 |
| GB9608271D0 (en) * | 1996-04-22 | 1996-06-26 | Electrocraft Lab | Video compession |
| ES2129012B1 (es) * | 1996-06-05 | 2000-02-16 | Samsung Electronics Co Ltd | Circuito y procedimiento para la recuperacion de temporizacion de simbolos. |
| JP3426090B2 (ja) * | 1996-07-17 | 2003-07-14 | 三洋電機株式会社 | 画像情報処理装置 |
| US5796392A (en) | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
| JP3703997B2 (ja) * | 1999-07-06 | 2005-10-05 | 沖電気工業株式会社 | 映像信号制御回路 |
| US6556249B1 (en) * | 1999-09-07 | 2003-04-29 | Fairchild Semiconductors, Inc. | Jitter cancellation technique for video clock recovery circuitry |
| CA2354780A1 (en) * | 2000-08-04 | 2002-02-04 | Silicon Image, Inc. | Digital display jitter correction apparatus and method |
| US6741289B1 (en) | 2000-10-31 | 2004-05-25 | Fairchild Semiconductors, Inc. | Technique to stabilize the chrominance subcarrier generation in a line-locked digital video system |
| EP1295711B1 (en) | 2001-09-19 | 2006-04-12 | The Procter & Gamble Company | A color printed laminated structure, absorbent article comprising the same and process for manufacturing the same |
| US20060025735A1 (en) * | 2004-07-30 | 2006-02-02 | Berg Charles J Jr | Absorbent article with color matched surfaces |
| TWI272550B (en) * | 2005-01-03 | 2007-02-01 | Quanta Comp Inc | Apparatus and method for digital image stabilization |
| CN103763085B (zh) * | 2014-01-17 | 2016-08-17 | 南京信息职业技术学院 | 一种多路数据高速采集合并方法及装置 |
Citations (1)
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| DE4011241B4 (de) * | 1990-04-06 | 2005-06-02 | Micronas Gmbh | Digitale Fernsehsignalverarbeitungsschaltung mit orthogonalem Ausgangstakt |
-
1991
- 1991-04-04 JP JP3071530A patent/JPH04306975A/ja active Pending
-
1992
- 1992-04-03 US US07/863,269 patent/US5280345A/en not_active Expired - Lifetime
- 1992-04-03 DE DE69217100T patent/DE69217100T2/de not_active Expired - Fee Related
- 1992-04-03 EP EP92302961A patent/EP0507609B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229382A (ja) * | 1985-07-31 | 1987-02-07 | アールシーエー トムソン ライセンシング コーポレーシヨン | ビデオ信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5280345A (en) | 1994-01-18 |
| EP0507609A3 (en) | 1993-05-05 |
| EP0507609B1 (en) | 1997-01-29 |
| DE69217100T2 (de) | 1997-06-12 |
| EP0507609A2 (en) | 1992-10-07 |
| DE69217100D1 (de) | 1997-03-13 |
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