JPH0430748B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリセルに関するもので、と
くに無接触横注入型２電極DRAMセルに係わる
ものである。

〔従来の技術〕

古典的な１トランジスタ型ダイナミツクRAM
セルの開発は、容量が1Kビツトないし256Kビツ
トレベルのメモリを中心として行なわれてきた
が、１メガビツト以上の記憶容量にスケールアツ
プしようとすると様々な障害が生ずる。とくに、
ビツト線の寸法を減少させても、フリンジ電界効
果のために単位長さあたりのビツト線の比容量
は、一定値以下には減少しないという問題があ
る。このため、１トランジスタ型メモリセルに蓄
積される電荷の量をさらに増大させるためには、
アルフア粒子に起因するエラーに対する抵抗力や
読出し速度が格段に低下することを覚悟しなけれ
ばならない。

このような記憶容量のスケールアツプに対する
障害を避けるために、高密度でかつ各メモリセル
にゲインを有するメモリセルを実現すべく各種の
試みがなされてきた。また、このようなメモリセ
ルとしては、蓄積時間が適度に長くしかも製造が
適度に単純であることが望ましい。

〔発明が解決しようとする問題点〕

故に本発明の目的は、高密度でかつ各メモリセ
ルにゲインを有するとともに、リフレツシユ時間
が適度に長く、しかも製造が単純である等の要件
を満たすランダムアクセスメモリセルを提供する
ことにある。

〔問題点を解決しようとするための手段〕

このような目的を達成するために、本発明は二
層のポリシリコン層を必要とするのみで、セル自
体は金属を必要としないメモリセルを提供するも
のである。このようなメモリセルは、回路設計に
あたつて金属層のレベルをたとえばセグメント化
されたビツト線等のアレイアーキクチヤを構成す
るのに用いることができ、従つて本発明はきわめ
て製造の簡単なプレート型メモリセルを提供する
ものであるということができる。

本発明ではサブストレート上にソース、ドレイ
ン、およびチヤンネルを有するEPROM様のメモ
リトランジスタを用いる。このトランジスタは２
つのゲート、すなわち第１のポリシリコンからな
る準フローテイングゲートと、第２のポリシリコ
ン層中のコントロールゲートによつて制御され
る。準フローテイングゲートはポリシリコンチヤ
ンネル書込みトランジスタによつて選択的にアイ
ソレートされ、この書込みトランジスタは同一の
ポリシリコンレベル内で拡散濃度がより低い部分
を有し、該部分により前記準フローテイングゲー
トを構成する。またメモリトランジスタ用のコン
トロールゲートとポリシリコンチヤンネル書込み
トランジスタ用のゲートの両者を単一のワード線
により構成する。

かくて本発明においては、読出しサイクルは破
壊読出しとなり、（標準的なDRAM技術における
ように）読出し後の書込みが常に必要ではある
が、メモリトランジスタのゲインが書込みトラン
ジスタのゲインよりも大きいため、ゲインを有す
る良好な読出しを行なうことができる。

さらに本発明によるメモリセルは通常のメモリ
セル一般と異なり、アルフア粒子に起因するエラ
ーすなわち蓄積状態が誤つて反転するおそれがな
いという利点をもつ。また信号を構成する蓄積電
荷がアイソレートされたポリシリコン層中に蓄え
られるため、サブストレート中に発生した荷電粒
子（キヤリヤ）が電荷蓄積領域に掃き込まれるこ
とはない。さらにまた、読出し動作が高いゲイン
を有しているので、大きな読出し信号を小容量の
蓄積電荷から得ることができ、このため、電荷蓄
積領域は最小のリソグラフイ寸法とすることがで
きるのみならず、セルの寸法を極めて小さくする
ことができるという長所が得られる。

すなわち本発明は、半導体サブストレートと、
このサブストレート中に形成された第２の伝導型
の読出しビツト線と、前記サブストレート中に形
成された前記第２の伝導型のドレイン電圧線と、
前記サブストレートの表面に形成されて前記ドレ
イン電圧線から前記読出しビツト線を分離するメ
モリトランジスタチヤンネル領域と、該メモリト
ランジスタチヤンネル領域上でゲートを形成しか
つこのメモリトランジスタチヤンネル領域に容量
的に結合するワード線と、薄いポリシリコン層と
からなり、該薄いポリシリコン層は前記ワード線
と前記メモリトランジスタのチヤンネル領域との
間に介在し、かつ前記ワード線と前記メモリトラ
ンジスタの前記チヤンネル領域の両者に容量的に
結合した準フローテイングゲート部と、ポリシリ
コンチヤンネル領域とからなり、該ポリシリコン
チヤンネル領域は１cm³あたり10¹⁹以下のドーパン
ト濃度を有するとともに前記ワード線に容量的に
結合され、さらに高濃度にドープされた書込みビ
ツト線部を有しており、前記薄いポリシリコン層
の前記ポリチヤンネル部は前記書込みビツト線部
と前記薄いポリシリコン層の各準フローテイング
ゲート部間に介在し、前記準フローテイングゲー
トは前記第２の伝導型を有していることを特徴と
するメモリセルを提供するものである。

〔実施例〕

次に図面を参照して本発明の実施例を説明す
る。

本発明によるメモリセルの一実施例を第１図お
よび第２図に示す。メモリトランジスタ２０は単
結晶チヤンネル領域２１を有し、この領域２１に
よりドレイン電圧拡散部１６と読出し線拡散部１
４とが互いにを分離されている。準フローテイン
グゲート３２は第１のゲートたる酸化物層２８に
よつてメモリトランジスタ２０から分離されてい
る。また薄いポリシリコン層２６は、この準フロ
ーテイングゲート領域３２のみならず、ポリシリ
コンチヤンネル領域２４および書込みビツト線１
２を含んでいる。この薄いポリシリコンチヤンネ
ル領域２４はたとえば１cm³あたり５×10¹⁶ないし
５×10¹⁸程度の濃度でｎ型にドープされ、ポリシ
リコン層２６の残りの部分は飽和すなわち１cm³あ
たり10ないし21の数倍程度にｎ型にドープされて
いる。また、前記薄いポリシリコン層２６の一部
を形成する書込みビツト線１２は、たとえば１メ
ガビツトもしくは４メガビツト程度の大容量メモ
リチツプとしてはそれほど低くない抵抗値を有し
ている。従つて、書込みビツト線１２は金属線と
ストラツプさせるのが好都合である。この場合、
該金属線は、たとえば各コラム中のメモリセル16
個にそれぞれ対応する間隔でパターン化し、この
間隔で書込みビツト線１２をストラツプ用金属ビ
ツト線とストラツプさせることができる。周知の
ようにこのような手段は単に、センス増幅器とこ
のセンス増幅器と離れたメモリセルとの間の抵抗
値を減少させるのに用いる便法であるにすぎな
い。

上述のような構成とした実施例において、書込
みビツト線１２を耐熱性金属珪化物で被覆するこ
とによつて、そのシート抵抗値を減少させるよう
にしてもよい。このためには、たとえば薄い第１
のポリシリコン層のこの部分にチタンを被着した
ものを直接反応させてチタン珪化物を形成するこ
とによつて、（水素パツシベーシヨン処理に先立
つて）厚さ1500オングストロームのポリシリコン
層を珪化して１cm²あたり５オーム以下のシート抵
抗とする。このようにすることにより、金属層の
レベルを他の目的のために確保することができる
ようになるため、ビツト線ストラツプ用の金属線
を用いるよりは若干好ましい。また周知のよう
に、上記のような技術はセグメント化されたビツ
ト線を使用するようにさらに適合させることもで
きる。すなわち、寸法が1024×1024のアレイにお
いて、パストランジスタを大きな間隔で使用する
ことにより、メモリセル自体をたとえば16個のグ
ループとして一度に実際のセンス増幅器に接続す
ることも可能である。

ワード線１０は第２のポリシリコン層内に構成
するのが好ましい。このポリシリコン層は厚さや
ドーピング濃度などの点でより一般的なポリシリ
コン層である。すなわち、ワード線１０は典型的
には厚さが5000オングストロームで、かつシート
抵抗が１cm²あたり20オーム以下となるようにドー
プする。なお、ワード線１０は珪化物や、金属も
しくはポリサイドで形成してもよいことはいうま
でもない。このワード線１０はメモリトランジス
タ２０のチヤンネル領域２１と機能上密接に結合
しており、その結果メモリトランジスタ２０のコ
ントロールゲートとして機能する。第２のゲート
酸化物層３０の厚さは典型的には100ないし500オ
ングストローム近傍とする。

セルのコラムは各一対のコラムが素子の単一の
活性領域（モート）に形成され、これらのモート
は厚さ5000ないし6000オングストロームの厚いフ
イールド酸化部分１８によつて分離されている。

さらに、個々のメモリトランジスタ２０の活性
領域を除いたすべての位置に対して、厚さが約
1000オングストロームの中間酸化物層２２がモー
ト領域の内側に設けてある。ただしこの中間酸化
物層の厚さについては、該酸化物層が薄すぎると
（ビツト線容量が増加するため）総電力要求量が
上昇すること以外は、まつたく重要な意味はな
い。

次に、本発明に係わる上記実施例の製造につい
て述べる。ただし、以下に記載の製造方法は本発
明を実施するための最も好ましい態様を例示する
ためのものであつて、なんら本発明に必須のもの
ではなく、所望ならば種々の変形例が可能である
ことはいうまでもない。

まず、前記モート領域のパターン化を行なつて
チヤンネルストツプを打ち込み、通常のLOCOS
（シリコンの局在酸化）技術によつてフイールド
酸化物１８を成長させる。ここに用いるモートマ
スク１００を第１図に示す。各モートはメモリセ
ルのコラムを２列ずつ含んでいるため、このモー
トマスクの左端だけが第１図に見えている。なお
上記フイールド酸化物１８の成長は必ずしも
LOCOSアイソレーシヨンによらずとも、集積回
路製造技術においてLOCOSの代りに用いられる
ものならば、他のどのような絶縁技法を用いても
よいことはいうまあでもない。

次に埋込みＮ＋酸化工程を行なう。この工程に
おいてもマスク１０２はメモリセルのコラムのほ
ぼ全長に延びて、ドレイン電圧線１６を読出しビ
ツト線拡散部１４から分離している。このマスク
１０２がワード線１０と交又するすべての場所
に、メモリトランジスタ２０を形成する。該マス
ク１０２は第２の局在酸化工程を形成するために
用いるものである。すなわち、マスク１０２によ
つて画定された領域内に酸化および窒化層を被着
し、ついでモートの他の領域の全域にわたつて中
間酸化物層２２を、たとえば1000オングストロー
ム程度に成長させる。（このとき厚いフイールド
酸化物層１８の厚さがわずかに増加することはい
うまでもない。）この中間酸化物層２２の成長に
先立つてＮ＋イオンの打込みを行なうことによ
り、読出しビツト線１４とドレイン電圧拡散部１
６を形成する。このようにして打ち込まれたＮ＋
イオンは、中間酸化物層２２を成長させる酸化工
程中に活性化される。なおこの場合も、中間酸化
物２２は必ずしもLOCOS法によつて形成する必
要はないが、ただしこの第２の酸化パターン化工
程にLOCOS法を用いることは、該法を用いるこ
とによつて形成された傾斜側壁により、メモリト
ランジスタ２０上のチヤンネル領域２４と準フロ
ーテイングゲート領域３２間における薄いポリシ
リコン層２６の下側のトポロジーを制御しやすく
なるという利点がある。

LOCOS法はまた、活性領域に対して中間酸化
物のセルフアライメント（自己整合）を行なう上
でも好都合である。

次にVT（しきい値）調整のためのイオン注入
を行なつて、メモリトランジスタ２０のしきい値
を所望の値に調整するのがよい。ついで第１のゲ
ート酸化物層２８をメモリトランジスタ２０のチ
ヤンネル領域２１上で厚さがたとえば100〜300オ
ングストローム程度となるように成長させた後、
薄いポリシリコン層２６を被着させる。（この被
着処理はゲート酸化工程の直後に行なうのが好ま
しい）なお、薄いポリシリコン層２６の厚さはた
とえば1500オングストロームとするが、この値は
任意に変えてもよい。

次いでポリシリコントランジスタのしきい値を
調整するための打込みを行ない、この打込みによ
つてポリシリコンチヤンネル領域２４のドーパン
ト濃度が決定される。このためにはまず、好まし
くは打込みエネルギを約150KeV、打込み量約５
×10¹²／cm²で砒素イオンを注入する。（この結果
ポリシリコンチヤンネル領域２４におけるドーパ
ント濃度は約10×10¹⁷／cm³となる。次に好ましく
は中間酸化物層３０をたとえば低圧CVD酸化物
により2000オングストロームに被着した後、フオ
トレジストをマスク１０４によつてパターン化し
てチヤンネル領域２４を形成する。ついでチヤン
ネル領域２４の外側の薄いポリシリコン層２６
に、高濃度でたとえば塩化ホスホリルによるドー
ピングを行なつた後、このポリシリコン層２６の
パターン化を行なう。

好ましくはこの時点で水素中でデバイスの不活
性化を行なう。この水素パツシベーシヨン処理に
より、ポリシリコントランジスタにおける特性が
大幅に向上する。粒界でトラツプを生じさせる未
結合手（ダングリグボンド）が水素によつて飽和
し、従つてデバイスの易動度が増大し、またデバ
イスの漏洩電流が大きく減少する。

上記水素パツシベーシヨン処理は種々の方法で
行なうことができる。本例では、デバイスは通常
のプラズマ反応炉に入れ、1Torrの水素雰囲気中
で300℃で60分間水素中のプラズマに接触させる。
これによつて、水素原子アニールが行なわれ、シ
リコン中に水素イオンが拡散して粒界における未
結合手と結合する。

水素パツシベーシヨン処理後の処理工程は、そ
の後に続く長い高温度工程を避けることが望まし
いことを以外は、この水素パツシベーシヨン工程
による影響を受けない。高温度工程が長すぎる
と、粒界における水素が再結合して分子水素とし
て逃げやすくなり、その結果パツシベーシヨン処
理による効果を喪失して、ポリシリコントランジ
スタの易動度を劣化させることとなる。ただこの
劣化は急激に起るものではなく、むしろ徐々に進
行するものであり、処理時間と処理温度を適正に
選びさえすれば（たとえば１時間で400℃または
500℃等）、あまり問題とはならない。

次に第２のゲート酸化物３０を成長させて、第
２のポリシリコン層１０を被着かつドープした
後、パターン化する。これ以降の処理はまつたく
通常のものであり、コンンタクトエツチング、メ
タライゼーシヨン等が続く。ただしこの場合、ポ
リシリコン層２６を後続の高温度工程にさらさな
いようにすることが望ましく、従つてたとえば通
常の高温度PSGリフローなどの後続工程は避け
るべきである。このためには、低温ガラスもしく
は多準位酸化物用有機材料を金属層の下側に設け
るとか、あるいは過渡的に加熱を行なうことによ
つて多準位酸化物をリフローさせるようにすれば
よい。

本例においては、多準位酸化物としてOCD（広
く入手可能な珪化ガラスの有機溶液）を用いる。
すなわち、OCDをスピン塗布した後、低温度で
ベークすることによつて有機溶媒を蒸発させる。
この処理は真空中で行なつてベーク時間を減少さ
せるようにするのがよい。その後の処理として
は、コンタクトエツチング処理、金属蒸着処理、
金属エツチング処理、および保護オーバコート被
着ならびにエツチング処理が続いて行われる。

水素により不活性化したポリシリコンの感熱度
を考慮して、接触焼成工程（１％シリコンを用い
てドープしたアルミニウムを使用する）の処理時
間は400℃で10分間に限定するのがよいが、この
時間は厳密なものではない。

珪化物を薄いポリシリコン層上に用いる場合に
は、珪化物のアニール処理を水素パツシベーシヨ
ン処理工程前に行なうのがよく、このようにする
ことによつて該珪化物により要求される高温処理
のために粒界から水素を追い出さないようにする
ことができる。

第３図はメモリセルの２つの状態を読出しおよ
び書込みを行なう場合に表われる信号レベルを示
す。メモリセル自体が高いゲインをもつているの
で、センス増幅器の設計要件が軽減される。

本発明の重要な特徴のひとつは、書込みトラン
ジスタおよびメモリトランジスタがいずれもワー
ド線によつてアドレスされるため、これら両者が
同一の極性をもつ、すなわち両者がNMOSであ
ることである。

“１”を書き込むときは、ワード線は持ち上げ
られて書込みトランジスタを開放する。このこと
は書込みビツト線に印加された電圧（この場合は
5V）が薄いポリシリコン層の準フローテイング
ゲート部分に注入されることを意味している。つ
いでワード線はゼロ零状態となり、書込みトラン
ジスタのターンオフによつて準フローテイングゲ
ートにおける蓄積電荷がトラツプされる。

読出し動作が実際に行なわれている期間中を除
いて、読出し線は常時ゼロボルトに保持する、す
なわち周辺回路中の回路段によつてクランプして
おくのが好ましい。こうすることによつて、同一
のビツト線上の他のトランジスタを介して漏洩が
生ずる問題が回避される。

一方、読出し動作を行なう場合には、ワード線
は再び持ち上げられてセルをアドレスする。これ
によつて、メモリトランジスタは開放されるが、
これとともに書込みトランジスタも開放され、従
つて準フローテイングゲート上の電荷は漏洩を開
始する。しかしながら、メモリトランジスタがバ
ルクシリコンよりはるかに大きな易動度を持つて
いるために、メモリトランジスタのゲインは書込
みトランジスタのゲインよりも実質的に高く、こ
のため読出し線は読出しサイクル中に少なくとも
200−300ミリボルトだけ持ち上げられる。

書込みビツト線は読出しサイクル中はフロート
状態とするのが好ましい。また書込み線のポテン
シヤルはたとえば2.5ボルト程度の中間電圧に設
定し、次いで、読出しサイクル前にこのポテンシ
ヤルをフロート状態とすることが好ましいが、そ
の結果周辺回路に対する負担が増大することとな
りかねないため、若干問題ではある。

従つて“１”が読出される場合には、メモリト
ランジスタはターンオンして読出しビツト線に電
流パルスを発生させる。この状態はセンス増幅器
によつて検出できる。また“０”が書込まれる場
合には、ワード線は再び持ち上げられて書込みト
ランジスタを開放し、書込みビツト線がクランプ
されて準フローテイングゲートのポテンシヤルを
固定する。なお読出しビツト線は書込み動作中は
常に０状態に保持されて、選択外のトランジスタ
の妨害を回避するようにする。読出し動作中に、
ワード線が持ち上げられている間に、書込みビツ
ト線が再びフロート状態とされるが、今度は準フ
ローテイングゲートに蓄積電荷がないため、（図
示のワード線から理解されるように）メモリトラ
ンジスタのしきい値電圧から５ボルト以上である
ので該トランジスタはターンオンしない。従つ
て、読出しビツト線は０ボルトに保持され、セン
ス増幅器はこの状態でトリガする。もちろも、読
出し動作が破壊的であるため、書込みサイクルを
読出しサイクルの直後とすることが常に必要であ
る。なお、本例においては、メモリトランジスタ
および書込みトランジスタのしきい値電圧はいず
れも約２ボルトとするが、この値は任意に変えて
もよい。

第５図に本発明の他の実施例を示す。この実施
例は、拡散濃度の比較的低い第２のポリシリコン
チヤンネル領域３４を付加して、これを前記書込
みトランジスタと直列のポリシリコントランジス
タとしたものである。この読出し保護ポリシリコ
ントランジスタ３４は、セルから読出し中の情報
が直ちに帰還されて該トランジスタ３４を制御す
るため、非破壊的読出し動作が行なわれることと
なる。このようにした実施例を用いる場合は、読
出し動作中は常に書込みビツト線をゼロボルトに
保持することが必要である。すなわち、前記読出
し保護トランジスタはメモリトランジスタが開放
された時、言い換えれば“１”が読み出された場
合にのみ開放され、その結果書込みビツト線は読
出し保護トランジスタが開放される場合“１”を
再書込みするような一定の電圧に保持することが
必要である。同様に、読出しビツト線は書込み動
作中は常にハイレベルに保持することが必要であ
り、これにより読出し保護トランジスタを開放す
る。

しかしながら、この実施例は製造上の観点から
みて第１の実施例よりも実質的に困難である。

すなわち、単一のマスクレベルを用いて読出し
ビツト線や電圧供給線用のＮ＋イオン注入を行な
つたり、あるいは中間酸化物層上にパターンを形
成したりすること等が不可能となるため、この第
２の実施例は好ましくはないけれども、本発明の
範囲に属するものではある。

〔発明の効果」 本発明による１トランジスタ型メモリセルは通
常のメモリセル一般と異なり、アルフア粒子に起
因するエラーすなわち蓄積状態が誤つて反転する
おそれがないため、メモリセルに蓄積しうる電荷
の量を格段に増大させることができ、ひいては１
トランジスタ型メモリセルの高密度化を図ること
が可能となる。

さらに本発明において、読出しサイクルを破壊
読出しとした場合には、メモリトランジスタのゲ
インが書込みトランジスタのゲインよりも大きく
なり、ゲインを有する良好な読出しを行なうこと
ができる。また、読出し動作が高いゲインを有し
ているので、大きな読出し信号を小容量の蓄積電
荷から得ることができ、このため、電荷蓄積領域
は最小のリソグラフイ寸法とすることができるの
みならず、セルの寸法を極めて小さくすることが
できるという長所が得られる。

さらにまた本発明による１トランジスタ型メモ
リセルは、二層のポリシリコン層を必要とするの
みで、セル自体は金属を必要としないため、回路
設計にあつたつて金属層のレベルをたとえばセグ
メント化されたビツト線等のアレイアーキクチヤ
を構成するのに用いることができ、従つてきわめ
て製造が簡単であるという利点ももつものであ
る。

上記の説明に関連して更に下記事項を開示す
る。

(1) 半導体サブストレートと、このサブストレー
ト中に形成された第２の伝導型の読出しビツト
線と、前記サブストレート中に形成された前記
第２の伝導型のドレイン電圧線と、前記サブス
トレートの表面に形成されて前記ドレイン電圧
線から前記読出しビツト線を分離するメモリト
ランジスタチヤンネル領域と、該メモリトラン
ジスタチヤンネル領域上でゲートを形成しかつ
このメモリトランジスタチヤンネル領域に容量
的に結合するワード線と、薄いポリシリコン層
とからなり、該薄いポリシリコン層は前記ワー
ド線と前記メモリトランジスタのチヤンネル領
域との間に介在し、かつ前記ワード線と前記メ
モリトランジスタの前記チヤンネル領域の両者
に容量的に結合した準フローテイングゲート部
と、ポリシリコンチヤンネル領域とからなり、
該ポリシリコンチヤンネル領域は１cm³あたり
10¹⁹以下のドーパント濃度を有するとともに前
記ワード線に容量的に結合され、さらに高濃度
にドープされた書込みビツト線部を有してお
り、前記薄いポリシリコン層の前記ポリチヤン
ネル部は前記書込みビツト線部と前記薄いポリ
シリコン層の各準フローテイングゲート部間に
介在し、前記準フローテイングゲートは前記第
２の伝導型を有していることを特徴とするメモ
リセル。

(2) 前記薄いポリシリコン層は厚さが2000オング
ストローム以下であることを特徴とする第１項
記載のメモリセル。

(3) 前記ポリシリコンチヤンネル領域のドーパン
ト濃度はこれを１cm³あたり少なくとも10¹⁷とし
たことを特徴とする第１項記載のメモリセル。

(4) 前記薄いポリシリコン層はさらに読出し保護
トランジスタを有し、この読出し保護トランジ
スタが、前記準フローテイングゲート部と前記
第１のポリシリコンチヤンネル領域間に横方向
に介在する前記読出しビツト線に容量的に結合
された第２のポリシリコンチヤンネル領域から
なることを特徴とする第１項記載のメモリセ
ル。

(5) 前記半導体サブストレートはシリコンからな
り且つ前記第２の伝導型と反対の第１の伝導型
としたことを特徴とする第１項記載のメモリセ
ル。

(6) メモリアレイが複数のメモリセルからなるこ
とを特徴とする第１項記載のメモリセル。

【図面の簡単な説明】

第１図は本発明に係るメモリセルのレイアウト
を示す平面図、第２図は本発明のメモリセルの一
実施例を示す断面図、第３図は本発明のメモリセ
ルの２種類の状態についての読出しおよび書込み
に相当する印加電圧のタイムシーケンスを示す説
明図、第４図は本発明のメモリセルの等価回路
図、第５図は読出し動作が非破壊的である他の実
施例の説明図である。 １０……ワード線、１２……書込みビツト線、
１４……読出しビツト線、１６……ドレイン電圧
拡散部、２０……メモリトランジスタ、２１……
単結晶チヤンネル領域、２４……ポリシリコンチ
ヤンネル領域、２６……薄いポリシリコン層、３
０……第２ゲート酸化部分、３４……ポリシリコ
ンチヤンネル領域。

Claims (1)

【特許請求の範囲】
1. １ 半導体サブストレートと、このサブストレー
   ト中に形成された第２の伝導型の読出しビツト線
   と、前記サブストレート中に形成された前記第２
   の伝導型のドレイン電圧線と、前記サブストレー
   トの表面に形成されて前記ドレイン電圧線から前
   記読出しビツト線を分離するメモリトランジスタ
   チヤンネル領域と、該メモリトランジスタチヤン
   ネル領域上でゲートを形成しかつこのメモリトラ
   ンジスタチヤンネル領域に容量的に結合するワー
   ド線と、薄いポリシリコン層からなり、該薄いポ
   リシリコン層は前記ワード線と前記メモリトラン
   ジスタのチヤンネル領域との間に介在し、かつ前
   記ワード線と前記メモリトランジスタの前記チヤ
   ンネル領域の両者に容量的に結合した準フローテ
   イングゲート部と、ポリシリコンチヤンネル領域
   とからなり、該ポリシリコンチヤンネル領域は１
   cm³あたり10¹⁹以下のドーパント濃度を有するとと
   もに前記ワード線に容量的に結合され、さらに高
   濃度にドープされた書込みビツト線部を有してお
   り、前記薄いポリシリコン層の前記ポリチヤンネ
   ル部は前記書込みビツト線部と前記薄いポリシリ
   コン層の各準フローテイングゲート部間に介在
   し、前記準フローテイングゲートは前記第２の伝
   導型を有していることを特徴とするメモリセル。