JPH04307864A - プリンタ用データカウンタ - Google Patents
プリンタ用データカウンタInfo
- Publication number
- JPH04307864A JPH04307864A JP3072727A JP7272791A JPH04307864A JP H04307864 A JPH04307864 A JP H04307864A JP 3072727 A JP3072727 A JP 3072727A JP 7272791 A JP7272791 A JP 7272791A JP H04307864 A JPH04307864 A JP H04307864A
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- JP
- Japan
- Prior art keywords
- counters
- output
- gradation
- data
- counter
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- Granted
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Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Dot-Matrix Printers And Others (AREA)
- Color, Gradation (AREA)
- Exposure Or Original Feeding In Electrophotography (AREA)
- Fax Reproducing Arrangements (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、プリンタ用データカ
ウンタに関し、特にプリンタの印画率補正回路等に用い
て好適なプリンタ用データカウンタに関するものである
。
ウンタに関し、特にプリンタの印画率補正回路等に用い
て好適なプリンタ用データカウンタに関するものである
。
【０００２】
【従来の技術】図５は従来のプリンタ装置の全体を示す
構成図である。図において、１は入力データ（階調デー
タ）が供給される入力バッファ、２はこの入力バッファ
１に接続された出力バッファ、３は出力バッファ２に接
続された出力部、４は入力バッファ１に接続され、階調
レベルのドット数をカウントするデータカウンタであっ
て、このデータカウンタ４の出力（カウント数）は出力
部３に供給される。５はタイミング制御回路であって、
転送アドレス制御信号を入力バッファ１及びデータカウ
ンタ４に供給し、カウンタタイミング制御信号をデータ
カウンタ４に供給し、出力アドレス制御信号を出力バッ
ファ２に供給し、出力制御信号を出力部３及びデータカ
ウンタ４に供給する。出力部３は１ドットが例えば６ビ
ットの重みずけをもつ階調データを２値データに変換す
ると共にカウント数（ドット数）に応じて印画する濃度
を階調毎に補正するように働く。
構成図である。図において、１は入力データ（階調デー
タ）が供給される入力バッファ、２はこの入力バッファ
１に接続された出力バッファ、３は出力バッファ２に接
続された出力部、４は入力バッファ１に接続され、階調
レベルのドット数をカウントするデータカウンタであっ
て、このデータカウンタ４の出力（カウント数）は出力
部３に供給される。５はタイミング制御回路であって、
転送アドレス制御信号を入力バッファ１及びデータカウ
ンタ４に供給し、カウンタタイミング制御信号をデータ
カウンタ４に供給し、出力アドレス制御信号を出力バッ
ファ２に供給し、出力制御信号を出力部３及びデータカ
ウンタ４に供給する。出力部３は１ドットが例えば６ビ
ットの重みずけをもつ階調データを２値データに変換す
ると共にカウント数（ドット数）に応じて印画する濃度
を階調毎に補正するように働く。
【０００３】次に、図５に示した従来のプリンタ装置の
動作について説明する。入力データが入力バッファ１に
供給されると、この入力データはタイミング制御回路５
からの転送アドレス制御信号に基ずいて読み出され、階
調データとして出力バッファ２に供給される。出力バッ
ファ２の内容はタイミング制御回路５からの出力アドレ
ス制御信号に基ずいて読み出され、出力部３に供給され
る。出力部３では階調データを２値データに変換する。 また、データカウンタ４は入力バッファ１からの階調デ
ータの階調レベルのドット数をカウントし、そのカウン
ト数を出力部３に供給する。出力部３ではカウント数（
ドット数）に応じて印画するデータの濃度を階調毎に補
正する。そして、出力部３の出力はサーマルヘッド（図
示せず）に供給される。図６は出力部３に供給される出
力制御信号とカウント数のタイミングを示したものであ
る。
動作について説明する。入力データが入力バッファ１に
供給されると、この入力データはタイミング制御回路５
からの転送アドレス制御信号に基ずいて読み出され、階
調データとして出力バッファ２に供給される。出力バッ
ファ２の内容はタイミング制御回路５からの出力アドレ
ス制御信号に基ずいて読み出され、出力部３に供給され
る。出力部３では階調データを２値データに変換する。 また、データカウンタ４は入力バッファ１からの階調デ
ータの階調レベルのドット数をカウントし、そのカウン
ト数を出力部３に供給する。出力部３ではカウント数（
ドット数）に応じて印画するデータの濃度を階調毎に補
正する。そして、出力部３の出力はサーマルヘッド（図
示せず）に供給される。図６は出力部３に供給される出
力制御信号とカウント数のタイミングを示したものであ
る。
【０００４】図３は上述したデータカウンタ４の具体的
回路例を示す構成図である。図３において、３１は階調
データが供給される階調レベルデコーダであって、階調
レベルがここでは例えば６ビット６３段階になされてい
る。従って階調レベルデコーダ３１は６３個の出力端子
を有し、これに対応して６３個のセレクタ３２ー１〜３
２ー６３が設けられる。又、処理する１ラインが複数の
ブロック例えばＡ〜Ｄの４ブロックにに分割されており
、従って、セレクタ３２ー１〜３２ー６３の出力側に横
方向が１ラインのブロック数に対応し、縦方向が階調レ
ベル数に対応する数のカウンタが設けられる。即ち第１
列目にカウンタ３３Ａ１〜３３Ａ６３、第２列目にカウ
ンタ３３Ｂ１〜３３Ｂ６３、第３列目にカウンタ３３Ｃ
１〜３３Ｃ６３そして第４列目にカウンタ３３Ｄ１〜３
３Ｄ６３が設けられ、全部で２５２個のカウンタが設け
られる。３２は各カウンタの出力を選択して出力するカ
ウント数セレクタである。
回路例を示す構成図である。図３において、３１は階調
データが供給される階調レベルデコーダであって、階調
レベルがここでは例えば６ビット６３段階になされてい
る。従って階調レベルデコーダ３１は６３個の出力端子
を有し、これに対応して６３個のセレクタ３２ー１〜３
２ー６３が設けられる。又、処理する１ラインが複数の
ブロック例えばＡ〜Ｄの４ブロックにに分割されており
、従って、セレクタ３２ー１〜３２ー６３の出力側に横
方向が１ラインのブロック数に対応し、縦方向が階調レ
ベル数に対応する数のカウンタが設けられる。即ち第１
列目にカウンタ３３Ａ１〜３３Ａ６３、第２列目にカウ
ンタ３３Ｂ１〜３３Ｂ６３、第３列目にカウンタ３３Ｃ
１〜３３Ｃ６３そして第４列目にカウンタ３３Ｄ１〜３
３Ｄ６３が設けられ、全部で２５２個のカウンタが設け
られる。３２は各カウンタの出力を選択して出力するカ
ウント数セレクタである。
【０００５】次に図３の動作を図４を参照しながら説明
する。まず、タイミング制御回路５（図５）からのカウ
ンタタイミング制御信号（リセット信号）によりすべて
のカウンタがリセットされる。タイミング制御回路５か
らの転送アドレス制御信号がセレクタ３２ー１〜３２ー
６３に供給され、Ａブロックが選択され、階調レベルデ
コーダ３１の出力端子１よりレベルＬ１の信号がセレク
タ３２ー１を通してクロック信号ＣＬＫＡ１としてカウ
ンタ３３Ａ１に供給されてカウントされる。つまり、Ａ
ブロックに対する１階調レベルが１カウントされる。そ
してカウンタ３３Ａ１より出力ＯＵＴＡ１がカウント数
セレクタ３２に供給される。次に階調レベルデコーダ３
１の出力端子２よりレベルＬ２の信号がセレクタ３２ー
２を通してクロック信号ＣＬＫＡ２としてカウンタ３３
Ａ２に供給されてカウントされる。そしてカウンタ３３
Ａ２より出力ＯＵＴＡ２がカウント数セレクタ３４に供
給される。以下同様にしてカウンタ３３Ａ６３迄行われ
る。Ａブロックが終了すると転送アドレス制御信号によ
りＢブロックが選択され、Ａブロックと同様の処理が行
われる。又他のＣブロック、Ｄブロックについても同様
に行われる。そして、カウント数セレクタ３４はタイミ
ング制御回路５からのレベル、ブロックを指示する出力
制御信号に基ずいてカウンタ３３Ａ１〜３３Ｄ６３の各
出力を選択し、カウント数として出力部３（図５）に出
力する。
する。まず、タイミング制御回路５（図５）からのカウ
ンタタイミング制御信号（リセット信号）によりすべて
のカウンタがリセットされる。タイミング制御回路５か
らの転送アドレス制御信号がセレクタ３２ー１〜３２ー
６３に供給され、Ａブロックが選択され、階調レベルデ
コーダ３１の出力端子１よりレベルＬ１の信号がセレク
タ３２ー１を通してクロック信号ＣＬＫＡ１としてカウ
ンタ３３Ａ１に供給されてカウントされる。つまり、Ａ
ブロックに対する１階調レベルが１カウントされる。そ
してカウンタ３３Ａ１より出力ＯＵＴＡ１がカウント数
セレクタ３２に供給される。次に階調レベルデコーダ３
１の出力端子２よりレベルＬ２の信号がセレクタ３２ー
２を通してクロック信号ＣＬＫＡ２としてカウンタ３３
Ａ２に供給されてカウントされる。そしてカウンタ３３
Ａ２より出力ＯＵＴＡ２がカウント数セレクタ３４に供
給される。以下同様にしてカウンタ３３Ａ６３迄行われ
る。Ａブロックが終了すると転送アドレス制御信号によ
りＢブロックが選択され、Ａブロックと同様の処理が行
われる。又他のＣブロック、Ｄブロックについても同様
に行われる。そして、カウント数セレクタ３４はタイミ
ング制御回路５からのレベル、ブロックを指示する出力
制御信号に基ずいてカウンタ３３Ａ１〜３３Ｄ６３の各
出力を選択し、カウント数として出力部３（図５）に出
力する。
【０００６】
【発明が解決しようとする課題】従来のプリンタ用デー
タカウンタは以上のように構成されているので、階調レ
ベルデコーダのレベル数が多くなるとそれだけカウンタ
の数も多くなり、構成が複雑になると共に高価になると
いう問題点があった。この発明は上記のような問題点を
解決するためになされたもので、構成が簡単で安価なプ
リンタ用データカウンタを得ることを目的とする。
タカウンタは以上のように構成されているので、階調レ
ベルデコーダのレベル数が多くなるとそれだけカウンタ
の数も多くなり、構成が複雑になると共に高価になると
いう問題点があった。この発明は上記のような問題点を
解決するためになされたもので、構成が簡単で安価なプ
リンタ用データカウンタを得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るプリンタ
用データカウンタは、入力データを複数の階調レベルに
デコードするデコーダと、このデコーダの階調レベルに
対応して設けられた複数のカウンタと、これらのカウン
タの出力側に設けられ、横方向が１ラインのブロック数
より１つ少ない数に対応し、縦方向が階調レベルの数に
対応する数の複数のラッチ回路とを備えたものである。
用データカウンタは、入力データを複数の階調レベルに
デコードするデコーダと、このデコーダの階調レベルに
対応して設けられた複数のカウンタと、これらのカウン
タの出力側に設けられ、横方向が１ラインのブロック数
より１つ少ない数に対応し、縦方向が階調レベルの数に
対応する数の複数のラッチ回路とを備えたものである。
【０００８】
【作用】この発明においては、大多数のカウンタに代わ
ってラッチ回路を用いる。ラッチ回路はカウンタの数分
の１のゲート数又は部品数で済むので、回路構成が簡単
で、安価なものとなる。
ってラッチ回路を用いる。ラッチ回路はカウンタの数分
の１のゲート数又は部品数で済むので、回路構成が簡単
で、安価なものとなる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す構成図であり、
３１、３３Ｄ１〜３３Ｄ６３、３４は前述と同様のもの
である。本実施例ではカウンタ３３Ｄ１〜３３Ｄ６３の
出力側に横方向が１ラインのブロック数より１つ少ない
数に対応し、縦方向が階調レベルの数に対応する数の複
数のラッチ回路を設ける。即ちカウンタ３３Ａ１〜３３
Ａ６３、３３Ｂ１〜３３Ｂ６３、３３Ｃ１〜３３Ｃ６３
の代わりにそれぞれラッチ回路３５Ａ１〜３５Ａ６３、
３５Ｂ１〜３５Ｂ６３、３５Ｃ１〜３５Ｃ６３を用いる
。カウンタ３３Ｄ１〜３３Ｄ６３の出力側をそれぞれラ
ッチ回路３５Ｃ１〜３５Ｃ６３の入力側に接続すると共
にカウント数セレクタ３４の入力側に接続する。ラッチ
回路３５Ｃ１〜３５Ｃ６３の出力側それぞれをラッチ回
路３５Ｂ１〜３５Ｂ６３の入力側に接続すると共にカウ
ント数セレクタ３４の入力側に接続する。ラッチ回路３
５Ｂ１〜３５Ｂ６３の出力側をそれぞれラッチ回路３５
Ａ１〜３５Ａ６３の入力側に接続すると共にカウント数
セレクタ３４の入力側に接続する。そして、ラッチ回路
３５Ａ１〜３５Ａ６３の出力側をそれぞれカウント数セ
レクタ３４に接続する。又、転送アドレス制御信号が供
給されるラッチタイミングコントローラ３６を設け、そ
のカウンタクリア信号ＣＬＲ出力端子をカウンタ３３Ｄ
１〜３３Ｄ６３のリセット端子に接続し、ラッチ信号Ｌ
ＡＴＣＨ出力端子をそれぞれラッチ回路３５Ａ１〜３５
Ｃ６３のラッチ端子に接続する。
する。図１はこの発明の一実施例を示す構成図であり、
３１、３３Ｄ１〜３３Ｄ６３、３４は前述と同様のもの
である。本実施例ではカウンタ３３Ｄ１〜３３Ｄ６３の
出力側に横方向が１ラインのブロック数より１つ少ない
数に対応し、縦方向が階調レベルの数に対応する数の複
数のラッチ回路を設ける。即ちカウンタ３３Ａ１〜３３
Ａ６３、３３Ｂ１〜３３Ｂ６３、３３Ｃ１〜３３Ｃ６３
の代わりにそれぞれラッチ回路３５Ａ１〜３５Ａ６３、
３５Ｂ１〜３５Ｂ６３、３５Ｃ１〜３５Ｃ６３を用いる
。カウンタ３３Ｄ１〜３３Ｄ６３の出力側をそれぞれラ
ッチ回路３５Ｃ１〜３５Ｃ６３の入力側に接続すると共
にカウント数セレクタ３４の入力側に接続する。ラッチ
回路３５Ｃ１〜３５Ｃ６３の出力側それぞれをラッチ回
路３５Ｂ１〜３５Ｂ６３の入力側に接続すると共にカウ
ント数セレクタ３４の入力側に接続する。ラッチ回路３
５Ｂ１〜３５Ｂ６３の出力側をそれぞれラッチ回路３５
Ａ１〜３５Ａ６３の入力側に接続すると共にカウント数
セレクタ３４の入力側に接続する。そして、ラッチ回路
３５Ａ１〜３５Ａ６３の出力側をそれぞれカウント数セ
レクタ３４に接続する。又、転送アドレス制御信号が供
給されるラッチタイミングコントローラ３６を設け、そ
のカウンタクリア信号ＣＬＲ出力端子をカウンタ３３Ｄ
１〜３３Ｄ６３のリセット端子に接続し、ラッチ信号Ｌ
ＡＴＣＨ出力端子をそれぞれラッチ回路３５Ａ１〜３５
Ｃ６３のラッチ端子に接続する。
【００１０】次に、図１に示したこの発明の一実施例の
動作について図２を参照しながら説明する。まず、ラッ
チタイミングコントローラ３６からのカウンタクリア信
号即ちリセット信号によりカウンタ３３Ｄ１〜３３Ｄ６
３をリセットする。そしてＡブロックの階調データの各
階調レベルに対応したドット数がカウンタ３３Ｄ１〜３
３Ｄ６３でそれぞれカウントされる。Ａブロックのデー
タに対するカウントが終了すると、ラッチタイミングコ
ントローラ３６よりラッチ信号が発生され、カウンタ３
３Ｄ１〜３３Ｄ６３の内容即ちＡブロックに関する情報
はラッチ回路３５Ｃ１〜３５Ｃ６３にそれぞれラッチさ
れる。又、ラッチ回路３５Ｃ１〜３５Ｃ６３に以前にラ
ッチされていた情報は前段のラッチ回路３５Ｂ１〜３５
Ｂ６３に転送され、以下同様にして前段に転送される。 次にＢブロックの階調データの各階調レベルに対応した
ドット数がカウンタ３３Ｄ１〜３３Ｄ６３でそれぞれカ
ウントされる。Ｂブロックのデータに対するカウントが
終了すると、ラッチタイミングコントローラ３６よりラ
ッチ信号が発生され、カウンタ３３Ｄ１〜３３Ｄ６３の
内容即ちＢブロックに関する情報はラッチ回路３５Ｃ１
〜３５Ｃ６３にそれぞれラッチされる。又、ラッチ回路
３５Ｃ１〜３５Ｃ６３にラッチされていたＡブロックに
関する情報は前段のラッチ回路３５Ｂ１〜３５Ｂ６３に
転送され、以下同様にして前段に転送される。Ｃブロッ
ク、Ｄブロックについても同様に行われ、ラッチ回路３
５Ａ１〜３５Ａ６３にＡブロックに関する情報、ラッチ
回路３５Ｂ１〜３５Ｂ６３にＢブロックに関する情報、
ラッチ回路３５Ｃ１〜３５Ｃ６３にＣブロックに関する
情報、カウンタ３３Ｄ１〜３３Ｄ６３にＤブロックに関
する情報がそれぞれラッチされると、カウント数セレク
タ３４はタイミング制御回路５（図５）からのレベル、
ブロックを指示する出力制御信号に基ずいてラッチ回路
３５Ａ１〜３５Ｃ６３及びカウンタ３３Ｄ１〜３３Ｄ６
３の各出力を選択し、カウント数として出力部（３）（
図５）に出力する。このようにして、本実施例では従来
用いたカウンタ３３Ａ１〜３３Ａ６３、３３Ｂ１〜３３
Ｂ６３、３３Ｃ１〜３３Ｃ６３の代わりにそれぞれラッ
チ回路３５Ａ１〜３５Ａ６３、３５Ｂ１〜３５Ｂ６３、
３５Ｃ１〜３５Ｃ６３を用いたので、カウンタの数分の
１のゲート数又は部品数で済み、構成が簡略化され、安
価なものとなる。尚、上記実施例では階調レベルが６ビ
ットの場合について説明したが、その他のビット例えば
８ビットの場合でもよい。
動作について図２を参照しながら説明する。まず、ラッ
チタイミングコントローラ３６からのカウンタクリア信
号即ちリセット信号によりカウンタ３３Ｄ１〜３３Ｄ６
３をリセットする。そしてＡブロックの階調データの各
階調レベルに対応したドット数がカウンタ３３Ｄ１〜３
３Ｄ６３でそれぞれカウントされる。Ａブロックのデー
タに対するカウントが終了すると、ラッチタイミングコ
ントローラ３６よりラッチ信号が発生され、カウンタ３
３Ｄ１〜３３Ｄ６３の内容即ちＡブロックに関する情報
はラッチ回路３５Ｃ１〜３５Ｃ６３にそれぞれラッチさ
れる。又、ラッチ回路３５Ｃ１〜３５Ｃ６３に以前にラ
ッチされていた情報は前段のラッチ回路３５Ｂ１〜３５
Ｂ６３に転送され、以下同様にして前段に転送される。 次にＢブロックの階調データの各階調レベルに対応した
ドット数がカウンタ３３Ｄ１〜３３Ｄ６３でそれぞれカ
ウントされる。Ｂブロックのデータに対するカウントが
終了すると、ラッチタイミングコントローラ３６よりラ
ッチ信号が発生され、カウンタ３３Ｄ１〜３３Ｄ６３の
内容即ちＢブロックに関する情報はラッチ回路３５Ｃ１
〜３５Ｃ６３にそれぞれラッチされる。又、ラッチ回路
３５Ｃ１〜３５Ｃ６３にラッチされていたＡブロックに
関する情報は前段のラッチ回路３５Ｂ１〜３５Ｂ６３に
転送され、以下同様にして前段に転送される。Ｃブロッ
ク、Ｄブロックについても同様に行われ、ラッチ回路３
５Ａ１〜３５Ａ６３にＡブロックに関する情報、ラッチ
回路３５Ｂ１〜３５Ｂ６３にＢブロックに関する情報、
ラッチ回路３５Ｃ１〜３５Ｃ６３にＣブロックに関する
情報、カウンタ３３Ｄ１〜３３Ｄ６３にＤブロックに関
する情報がそれぞれラッチされると、カウント数セレク
タ３４はタイミング制御回路５（図５）からのレベル、
ブロックを指示する出力制御信号に基ずいてラッチ回路
３５Ａ１〜３５Ｃ６３及びカウンタ３３Ｄ１〜３３Ｄ６
３の各出力を選択し、カウント数として出力部（３）（
図５）に出力する。このようにして、本実施例では従来
用いたカウンタ３３Ａ１〜３３Ａ６３、３３Ｂ１〜３３
Ｂ６３、３３Ｃ１〜３３Ｃ６３の代わりにそれぞれラッ
チ回路３５Ａ１〜３５Ａ６３、３５Ｂ１〜３５Ｂ６３、
３５Ｃ１〜３５Ｃ６３を用いたので、カウンタの数分の
１のゲート数又は部品数で済み、構成が簡略化され、安
価なものとなる。尚、上記実施例では階調レベルが６ビ
ットの場合について説明したが、その他のビット例えば
８ビットの場合でもよい。
【００１１】
【発明の効果】以上のようにこの発明によれば、入力デ
ータを複数の階調レベルにデコードするデコーダと、こ
のデコーダの階調レベルに対応して設けられた複数のカ
ウンタと、これらのカウンタの出力側に設けられ、横方
向が１ラインのブロック数より１つ少ない数に対応し、
縦方向が階調レベルの数に対応する数の複数のラッチ回
路とを備えたので、構成が簡単で安価なプリンタ用デー
タカウンタが得られるという効果がある。
ータを複数の階調レベルにデコードするデコーダと、こ
のデコーダの階調レベルに対応して設けられた複数のカ
ウンタと、これらのカウンタの出力側に設けられ、横方
向が１ラインのブロック数より１つ少ない数に対応し、
縦方向が階調レベルの数に対応する数の複数のラッチ回
路とを備えたので、構成が簡単で安価なプリンタ用デー
タカウンタが得られるという効果がある。
【図１】この発明の一実施例を示す構成図である。
【図２】図１の動作説明に供するためのタイミング波形
図である。
図である。
【図３】従来のプリンタ用データカウンタを示す構成図
である。
である。
【図４】図３の動作説明に供するためのタイミング波形
図である。
図である。
【図５】従来のプリンタ装置を示す構成図である。
【図６】図５の動作説明に供するためのタイミング波形
図である。
図である。
３１ 階調レベルデコーダ
Claims (1)
- 【請求項１】 入力データを複数の階調レベルにデコ
ードするデコーダと、このデコーダの階調レベルに対応
して設けられた複数のカウンタと、これらのカウンタの
出力側に設けられ、横方向が１ラインのブロック数より
１つ少ない数に対応し、縦方向が階調レベルの数に対応
する数の複数のラッチ回路とを備えたことを特徴とする
プリンタ用データカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072727A JP2672897B2 (ja) | 1991-04-05 | 1991-04-05 | プリンタ用データカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072727A JP2672897B2 (ja) | 1991-04-05 | 1991-04-05 | プリンタ用データカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307864A true JPH04307864A (ja) | 1992-10-30 |
| JP2672897B2 JP2672897B2 (ja) | 1997-11-05 |
Family
ID=13497679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072727A Expired - Lifetime JP2672897B2 (ja) | 1991-04-05 | 1991-04-05 | プリンタ用データカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672897B2 (ja) |
-
1991
- 1991-04-05 JP JP3072727A patent/JP2672897B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2672897B2 (ja) | 1997-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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