JPH04308969A - 演算装置 - Google Patents
演算装置Info
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- JPH04308969A JPH04308969A JP3073342A JP7334291A JPH04308969A JP H04308969 A JPH04308969 A JP H04308969A JP 3073342 A JP3073342 A JP 3073342A JP 7334291 A JP7334291 A JP 7334291A JP H04308969 A JPH04308969 A JP H04308969A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、低精度データの複素数
演算装置に関する。
演算装置に関する。
【０００３】
【従来の技術】数値処理及びデジタル信号処理において
は複素数のデータを扱う場合が多く、これらの複素数演
算の高速実行が求められている。特に、低精度データの
複素数加減算および複素数乗算は、複素数のデータを扱
う上で基本的な演算であり、その高速化が望まれている
。
は複素数のデータを扱う場合が多く、これらの複素数演
算の高速実行が求められている。特に、低精度データの
複素数加減算および複素数乗算は、複素数のデータを扱
う上で基本的な演算であり、その高速化が望まれている
。
【０００４】ここで、これらの複素数演算について説明
する。複素数のデータは、実部と虚部から構成される。 演算装置内では、この２つの数値により複素数を表現す
る。本明細書においても、複素数のデータを表現する時
には、（実部、虚部）という形式で表現する。
する。複素数のデータは、実部と虚部から構成される。 演算装置内では、この２つの数値により複素数を表現す
る。本明細書においても、複素数のデータを表現する時
には、（実部、虚部）という形式で表現する。
【０００５】複素数加減算は、２つの複素数演算対象デ
ータ（以下、オペランドデータと称する）（ａ，ｂ）と
（ｃ，ｄ）の実部及び虚部をそれぞれ加減算することに
より実行する。
ータ（以下、オペランドデータと称する）（ａ，ｂ）と
（ｃ，ｄ）の実部及び虚部をそれぞれ加減算することに
より実行する。
【０００６】すなわち、（ａ，ｂ）±（ｃ，ｄ）＝（ａ
±ｃ，ｂ±ｄ）となる。複素数乗算は、２つの複素数オ
ペランドを（ａ，ｂ）（ｃ，ｄ）とすると、（ａ，ｂ）
＊（ｃ，ｄ）＝（ａｃ−ｂｄ，ａｄ＋ｂｃ）となる。
±ｃ，ｂ±ｄ）となる。複素数乗算は、２つの複素数オ
ペランドを（ａ，ｂ）（ｃ，ｄ）とすると、（ａ，ｂ）
＊（ｃ，ｄ）＝（ａｃ−ｂｄ，ａｄ＋ｂｃ）となる。
【０００７】このように、複素数加減算では、２つの演
算が必要である。さらに、複素数乗算では６つの演算が
必要になる。
算が必要である。さらに、複素数乗算では６つの演算が
必要になる。
【０００８】
【発明が解決しようとする課題】このように、従来では
、複素数加減算及び複素数乗算の実行に多数の演算サイ
クルを必要としていた。そこで、本発明では、これらの
演算を少ない演算サイクルで実行し、高速に複素数演算
を実行することが可能な演算装置の提供を目的とする。
、複素数加減算及び複素数乗算の実行に多数の演算サイ
クルを必要としていた。そこで、本発明では、これらの
演算を少ない演算サイクルで実行し、高速に複素数演算
を実行することが可能な演算装置の提供を目的とする。
【０００９】［発明の構成］
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、演算器を分割動作させ複数組のデータに
対して、演算を並列に実行する乗算手段と、演算器を分
割動作させ複数組のデータに対して、演算を並列に実行
し、分割動作時に分割された演算器の１部は加算を他の
１部は減算をそれぞれ独立に行う加減算手段と、前記乗
算手段及び加減算手段に演算対象データを入力する際ま
たは前記乗算手段及び加減算手段から演算結果を出力す
る際に、演算対象データの一部のフィールドの入れ換え
または複写をするデータフィールド切り換え手段とを備
えた構成となっている。
に、本発明は、演算器を分割動作させ複数組のデータに
対して、演算を並列に実行する乗算手段と、演算器を分
割動作させ複数組のデータに対して、演算を並列に実行
し、分割動作時に分割された演算器の１部は加算を他の
１部は減算をそれぞれ独立に行う加減算手段と、前記乗
算手段及び加減算手段に演算対象データを入力する際ま
たは前記乗算手段及び加減算手段から演算結果を出力す
る際に、演算対象データの一部のフィールドの入れ換え
または複写をするデータフィールド切り換え手段とを備
えた構成となっている。
【００１１】
【作用】このように構成された演算装置においては、実
部と虚部から構成される複素数データを一つのオペラン
ドデータとして扱っている。すなわち、２分割動作する
演算器を用い、オペランドデータの上位フィールドで実
部を表現し、下位フィールドで虚部を表現している。
部と虚部から構成される複素数データを一つのオペラン
ドデータとして扱っている。すなわち、２分割動作する
演算器を用い、オペランドデータの上位フィールドで実
部を表現し、下位フィールドで虚部を表現している。
【００１２】複素数加減算（ａ，ｂ）±（ｃ，ｄ）＝（
ａ±ｃ，ｂ±ｄ）は、２分割動作する加減算手段により
１演算サイクルで実行する。複素数乗算（ａ，ｂ）＊（
ｃ，ｄ）＝（ａｃ−ｂｄ，ａｄ＋ｂｃ）は、演算フィー
ルド入れ換え手段と２分割動作可能な演算手段により３
演算サイクルで実行する。
ａ±ｃ，ｂ±ｄ）は、２分割動作する加減算手段により
１演算サイクルで実行する。複素数乗算（ａ，ｂ）＊（
ｃ，ｄ）＝（ａｃ−ｂｄ，ａｄ＋ｂｃ）は、演算フィー
ルド入れ換え手段と２分割動作可能な演算手段により３
演算サイクルで実行する。
【００１３】片方のオペランドの１部のフィールドと該
フィールドを入れ換える機能を有するデータフィールド
切り換え手段を乗算手段の出力部に付加し、加減算手段
の入力部に片方のオペランドの一部のフィールドと他の
オペランドの一部のフィールドを入れ換えるデータフィ
ールド切り換え手段を付加した場合、複素数乗算の各演
算サイクルは次のような操作をする。
フィールドを入れ換える機能を有するデータフィールド
切り換え手段を乗算手段の出力部に付加し、加減算手段
の入力部に片方のオペランドの一部のフィールドと他の
オペランドの一部のフィールドを入れ換えるデータフィ
ールド切り換え手段を付加した場合、複素数乗算の各演
算サイクルは次のような操作をする。
【００１４】《第１演算サイクル》２分割動作する乗算
手段を用いて （ａ，ｂ），（ｃ，ｄ）→（ａｃ，ｂｄ）を実行する。 《第２演算サイクル》２分割動作する乗算手段と乗算手
段に付加したデータフィールド切り換え手段を用いて、
（ａ，ｂ），（ｃ，ｄ）→（ｂｃ，ａｄ）を実行する。 《第３演算サイクル》２分割動作し分割した片方の演算
部で減算を行い他の演算部で加算を行うことが可能な加
減算手段と加減算手段に付加したデータフィールド切り
換え手段を用いて （ａｃ，ｂｄ），（ｂｃ，ａｄ）→（ａｃ−ｂｄ，ａｄ
＋ｂｃ）を実行する。
手段を用いて （ａ，ｂ），（ｃ，ｄ）→（ａｃ，ｂｄ）を実行する。 《第２演算サイクル》２分割動作する乗算手段と乗算手
段に付加したデータフィールド切り換え手段を用いて、
（ａ，ｂ），（ｃ，ｄ）→（ｂｃ，ａｄ）を実行する。 《第３演算サイクル》２分割動作し分割した片方の演算
部で減算を行い他の演算部で加算を行うことが可能な加
減算手段と加減算手段に付加したデータフィールド切り
換え手段を用いて （ａｃ，ｂｄ），（ｂｃ，ａｄ）→（ａｃ−ｂｄ，ａｄ
＋ｂｃ）を実行する。
【００１５】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１は、本発明による演算装置を備えたプロセ
ッサのデータパス部の構成を示している。
明する。図１は、本発明による演算装置を備えたプロセ
ッサのデータパス部の構成を示している。
【００１６】本発明により提供される演算装置は、図中
点線で囲った部分である。この回路は、２分割動作可能
な加減算器１０１，２分割動作可能な乗算器１０２、デ
ータフィールド切り換え回路１０３，１０４から構成さ
れる。
点線で囲った部分である。この回路は、２分割動作可能
な加減算器１０１，２分割動作可能な乗算器１０２、デ
ータフィールド切り換え回路１０３，１０４から構成さ
れる。
【００１７】同図において、演算器のオペランドレジス
タ１０５，１０６，１０７，１０８は複素数を格納する
レジスタ、演算結果格納用レジスタ１０９，１１０は加
減算器１０１あるいは乗算器１０２によって演算された
データを格納するレジスタである。また、レジスタファ
イル１１１は、多量のオペランドデータを格納するもの
である。
タ１０５，１０６，１０７，１０８は複素数を格納する
レジスタ、演算結果格納用レジスタ１０９，１１０は加
減算器１０１あるいは乗算器１０２によって演算された
データを格納するレジスタである。また、レジスタファ
イル１１１は、多量のオペランドデータを格納するもの
である。
【００１８】バスとしては、リード用のバス２０１とラ
イト用のバス２０２を用意してあり、レジスタファイル
１１１もライトポートとリードポートを別々に設けてい
る。このことにより、オペランドの読みだし、演算の実
行、演算結果の格納といった動作をパイプラインで実行
できる。さらに、バイパス２０３，２０４により、直前
の演算サイクルの結果をオペランドとして使用可能であ
る。
イト用のバス２０２を用意してあり、レジスタファイル
１１１もライトポートとリードポートを別々に設けてい
る。このことにより、オペランドの読みだし、演算の実
行、演算結果の格納といった動作をパイプラインで実行
できる。さらに、バイパス２０３，２０４により、直前
の演算サイクルの結果をオペランドとして使用可能であ
る。
【００１９】このように、プロセッサのデータパス部は
構成されており、次に各部の動作を説明する。加減算器
１０１は、２分割動作が可能な演算器である。また、分
割動作時は、片方の部分が減算を他方の部分が加算を同
時に実行することも可能である。
構成されており、次に各部の動作を説明する。加減算器
１０１は、２分割動作が可能な演算器である。また、分
割動作時は、片方の部分が減算を他方の部分が加算を同
時に実行することも可能である。
【００２０】通常の動作においては、レジスタ１０５の
データ３０３，３０４をデータフィールド切り換え回路
１０３をスルーさせた信号３０７，３０８を一つのオペ
ランドとする。同様にレジスタ１０６のデータ３０１，
３０２をデータフィールド切り換え回路１０３をスルー
させた信号３０５，３０６をもう一つのオペランドとす
る。演算結果は、信号線５０１，５０２に出力される。 ここで、信号線３０３，３０１，３０５，３０７，５０
１には、データの上位ビットがのる。また、信号３０４
，３０２，３０６，３０８，５０２にはデータの下位ビ
ットがのる。
データ３０３，３０４をデータフィールド切り換え回路
１０３をスルーさせた信号３０７，３０８を一つのオペ
ランドとする。同様にレジスタ１０６のデータ３０１，
３０２をデータフィールド切り換え回路１０３をスルー
させた信号３０５，３０６をもう一つのオペランドとす
る。演算結果は、信号線５０１，５０２に出力される。 ここで、信号線３０３，３０１，３０５，３０７，５０
１には、データの上位ビットがのる。また、信号３０４
，３０２，３０６，３０８，５０２にはデータの下位ビ
ットがのる。
【００２１】分割動作時には、加減算器１０１の片方の
部分は、信号３０５，３０７のデータを２つのオペラン
ドとして、その結果を信号線５０１に出力する。加減算
器１０１の他の一方は、信号３０６，３０８を２つのオ
ペランドとして、その結果を信号線５０２に出力する。
部分は、信号３０５，３０７のデータを２つのオペラン
ドとして、その結果を信号線５０１に出力する。加減算
器１０１の他の一方は、信号３０６，３０８を２つのオ
ペランドとして、その結果を信号線５０２に出力する。
【００２２】乗算器１０２は、２分割動作が可能な演算
器である。
器である。
【００２３】通常の動作においては、レジスタ１０７の
データ４０３，４０４をデータフィールド切り換え回路
１０４をスルーさせた信号４０７，４０８を一つのオペ
ランドとする。同様にレジスタ１０８のデータ４０１，
４０２をデータフィールド切り換え回路１０４をスルー
させた信号４０５，４０６をもう一つのオペランドとす
る。演算結果は、信号線５０３，５０４に演算結果を出
力する。ここで、信号線４０３，４０１，４０５，４０
７，５０３には、データの上位ビットがのる。また、信
号４０４，４０２，４０６，４０８，５０４にはデータ
の下位ビットがのる。
データ４０３，４０４をデータフィールド切り換え回路
１０４をスルーさせた信号４０７，４０８を一つのオペ
ランドとする。同様にレジスタ１０８のデータ４０１，
４０２をデータフィールド切り換え回路１０４をスルー
させた信号４０５，４０６をもう一つのオペランドとす
る。演算結果は、信号線５０３，５０４に演算結果を出
力する。ここで、信号線４０３，４０１，４０５，４０
７，５０３には、データの上位ビットがのる。また、信
号４０４，４０２，４０６，４０８，５０４にはデータ
の下位ビットがのる。
【００２４】分割動作時には、乗算器１０２の片方の部
分は、信号４０５，４０７のデータを２つのオペランド
としてその結果を信号線５０３に出力する。乗算器１０
２の他の一方は、信号４０６，４０８を２つのオペラン
ドとして、その結果を信号線５０４に出力する。
分は、信号４０５，４０７のデータを２つのオペランド
としてその結果を信号線５０３に出力する。乗算器１０
２の他の一方は、信号４０６，４０８を２つのオペラン
ドとして、その結果を信号線５０４に出力する。
【００２５】以下に、本発明の特徴となるデータフィー
ルド切り換え回路１０３について説明する。
ルド切り換え回路１０３について説明する。
【００２６】この回路はスルー動作と切り換え動作をす
る。スルー動作では、入力信号３０１，３０３，３０２
，３０４をそのままスルーさせ、それぞれ、信号３０５
，３０７，３０６，３０８に出力する動作である。切り
換え動作では、図２（ｂ）に示すように、入力信号３０
１，３０４はそのままスルーさせ、それぞれ信号３０５
，３０８に出力し、入力信号３０３，３０２は入れ換え
て、それぞれ信号３０６，３０７に出力する。
る。スルー動作では、入力信号３０１，３０３，３０２
，３０４をそのままスルーさせ、それぞれ、信号３０５
，３０７，３０６，３０８に出力する動作である。切り
換え動作では、図２（ｂ）に示すように、入力信号３０
１，３０４はそのままスルーさせ、それぞれ信号３０５
，３０８に出力し、入力信号３０３，３０２は入れ換え
て、それぞれ信号３０６，３０７に出力する。
【００２７】次に、データフィールド切り換え回路１０
４について説明する。
４について説明する。
【００２８】この回路もデータフィールド切り換え回路
１０３と同様にスルー動作と切り換え動作をする。スル
ー動作では、入力信号４０１，４０３，４０２，４０４
をそのままスルーさせ、それぞれ信号４０５，４０７，
４０６，４０８に出力する動作である。切り換え動作で
は、図２（ａ）に示すように、入力信号４０１，４０２
はそのままスルーさせ、信号４０５，４０６に出力し、
入力信号４０３，４０４は入れ換えてそれぞれ信号４０
８，４０７に出力する。
１０３と同様にスルー動作と切り換え動作をする。スル
ー動作では、入力信号４０１，４０３，４０２，４０４
をそのままスルーさせ、それぞれ信号４０５，４０７，
４０６，４０８に出力する動作である。切り換え動作で
は、図２（ａ）に示すように、入力信号４０１，４０２
はそのままスルーさせ、信号４０５，４０６に出力し、
入力信号４０３，４０４は入れ換えてそれぞれ信号４０
８，４０７に出力する。
【００２９】以上のような機能を有した加減算器１０１
、乗算器１０２、データフィールド切り換え回路１０３
，１０４による複素数演算の実行動作について説明する
。複素数加減算（ａ，ｂ）±（ｃ，ｄ）＝（ａ±ｃ，ｂ
±ｄ）は、次のように実行する。なお、データａ，ｂ，
ｃ，ｄは、信号３０３，３０４，３０１，３０２に対応
する。
、乗算器１０２、データフィールド切り換え回路１０３
，１０４による複素数演算の実行動作について説明する
。複素数加減算（ａ，ｂ）±（ｃ，ｄ）＝（ａ±ｃ，ｂ
±ｄ）は、次のように実行する。なお、データａ，ｂ，
ｃ，ｄは、信号３０３，３０４，３０１，３０２に対応
する。
【００３０】レジスタ１０５のデータ（ａ，ｂ）とレジ
スタ１０６のデータ（ｃ，ｄ）をデータフィールド切り
換え回路１０３をスルーさせ、加減算器１０１を分割動
作で動かすことにより１演算サイクルで実行させる。
スタ１０６のデータ（ｃ，ｄ）をデータフィールド切り
換え回路１０３をスルーさせ、加減算器１０１を分割動
作で動かすことにより１演算サイクルで実行させる。
【００３１】複素数乗算（ａ，ｂ）＊（ｃ，ｄ）＝（ａ
ｃ−ｂｄ，ａｄ＋ｂｃ）は、以下のように３演算サイク
ルで実行する。なお、データａ，ｂ，ｃ，ｄは、信号４
０３，４０４，４０１，４０２に対応する。
ｃ−ｂｄ，ａｄ＋ｂｃ）は、以下のように３演算サイク
ルで実行する。なお、データａ，ｂ，ｃ，ｄは、信号４
０３，４０４，４０１，４０２に対応する。
【００３２】《第１演算サイクル》レジスタ１０７から
データ（ａ，ｂ）を、レジスタ１０８からデータ（ｃ，
ｄ）を読みだし、データフィールド切り換え回路１０４
をスルーさせ、乗算器１０２を分割動作させることによ
り、（ａ，ｂ），（ｃ，ｄ）→（ａｃ，ｂｄ）を実行す
る。
データ（ａ，ｂ）を、レジスタ１０８からデータ（ｃ，
ｄ）を読みだし、データフィールド切り換え回路１０４
をスルーさせ、乗算器１０２を分割動作させることによ
り、（ａ，ｂ），（ｃ，ｄ）→（ａｃ，ｂｄ）を実行す
る。
【００３３】《第２演算サイクル》レジスタ１０７から
データ（ａ，ｂ）を、レジスタ１０８からデータ（ｃ，
ｄ）を読みだし、データフィールド切り換え回路１０４
を切り換え動作で動かし、乗算器１０２を分割動作させ
ることにより、（ａ，ｂ），（ｃ，ｄ）→（ｂｃ，ａｄ
）を実行する。
データ（ａ，ｂ）を、レジスタ１０８からデータ（ｃ，
ｄ）を読みだし、データフィールド切り換え回路１０４
を切り換え動作で動かし、乗算器１０２を分割動作させ
ることにより、（ａ，ｂ），（ｃ，ｄ）→（ｂｃ，ａｄ
）を実行する。
【００３４】《第３演算サイクル》レジスタ１０６にデ
ータ（ａｃ，ｂｄ）を、レジスタ１０５にデータ（ｂｃ
，ａｄ）を読みだし、データフィールド切り換え回路１
０３を切り換え動作で動かし、加減算器１０１を分割動
作で上位ビット側は減算を下位ビット側は加算を実行す
ることにより、（ａｃ，ｂｄ），（ｂｃ，ａｄ）→（ａ
ｃ−ｂｄ，ａｄ＋ｂｃ）を実行する。応用例上述したデ
ータフィールド切り換え回路１０３，１０４の機能とし
て以下の機能であっても高速複素数演算が可能である。 データフィールド切り換え回路１０４は、図３（ａ），
（ｂ）のようにスルー動作と２種類の複写動作を持つ。 本明細書では、図３（ａ）を第１の複写動作、（ｂ）を
第２の複写動作と呼ぶ。データフィールド切り換え回路
１０３は、図３（ｃ）のようにスルー動作と切り換え動
作を持つ。
ータ（ａｃ，ｂｄ）を、レジスタ１０５にデータ（ｂｃ
，ａｄ）を読みだし、データフィールド切り換え回路１
０３を切り換え動作で動かし、加減算器１０１を分割動
作で上位ビット側は減算を下位ビット側は加算を実行す
ることにより、（ａｃ，ｂｄ），（ｂｃ，ａｄ）→（ａ
ｃ−ｂｄ，ａｄ＋ｂｃ）を実行する。応用例上述したデ
ータフィールド切り換え回路１０３，１０４の機能とし
て以下の機能であっても高速複素数演算が可能である。 データフィールド切り換え回路１０４は、図３（ａ），
（ｂ）のようにスルー動作と２種類の複写動作を持つ。 本明細書では、図３（ａ）を第１の複写動作、（ｂ）を
第２の複写動作と呼ぶ。データフィールド切り換え回路
１０３は、図３（ｃ）のようにスルー動作と切り換え動
作を持つ。
【００３５】このようなデータフィールド切り換え回路
１０３，１０４を用いた時の複素数演算の実行動作につ
いて説明する。複素数加減算は、前述した実施例と同様
に１演算サイクルで実行できる。
１０３，１０４を用いた時の複素数演算の実行動作につ
いて説明する。複素数加減算は、前述した実施例と同様
に１演算サイクルで実行できる。
【００３６】複素数乗算（ａ，ｂ）＊（ｃ，ｄ）＝（ａ
ｃ−ｂｄ，ａｄ＋ｂｃ）は、以下のように３演算サイク
ルで実行する。
ｃ−ｂｄ，ａｄ＋ｂｃ）は、以下のように３演算サイク
ルで実行する。
【００３７】《第１演算サイクル》レジスタ１０８にデ
ータ（ａ，ｂ）をレジスタ１０７にデータ（ｃ，ｄ）を
読みだし、データフィールド切り換え回路１０４を第１
の複写動作で動かし、乗算器１０２を分割動作させるこ
とにより、（ａ，ｂ），（ｃ，ｄ）→（ａｃ，ａｄ）を
実行する。
ータ（ａ，ｂ）をレジスタ１０７にデータ（ｃ，ｄ）を
読みだし、データフィールド切り換え回路１０４を第１
の複写動作で動かし、乗算器１０２を分割動作させるこ
とにより、（ａ，ｂ），（ｃ，ｄ）→（ａｃ，ａｄ）を
実行する。
【００３８】《第２演算サイクル》レジスタ１０８にデ
ータ（ａ，ｂ）をレジスタ１０７にデータ（ｃ，ｄ）を
読みだし、データフィールド切り換え回路１０４を第２
の複写動作で動かし、乗算器１０２を分割動作させるこ
とにより、（ａ，ｂ），（ｃ，ｄ）→（ｂｃ，ｂｄ）を
実行する。
ータ（ａ，ｂ）をレジスタ１０７にデータ（ｃ，ｄ）を
読みだし、データフィールド切り換え回路１０４を第２
の複写動作で動かし、乗算器１０２を分割動作させるこ
とにより、（ａ，ｂ），（ｃ，ｄ）→（ｂｃ，ｂｄ）を
実行する。
【００３９】《第３演算サイクル》レジスタ１０６にデ
ータ（ａｃ，ａｄ）を、レジスタ１０５にデータ（ｂｃ
，ｂｄ）を読みだし、データフィールド１０３を切り換
え動作で動かし、加減算器１０１を分割動作で上位ビッ
ト側は減算を下位ビット側は加算を実行することにより
、（ａｃ，ａｄ），（ｂｃ，ｂｄ）→（ａｃ−ｂｄ，ａ
ｄ＋ｂｃ）を実行する。このように、本発明を実施する
ことにより、複素数加減算を１演算サイクルで、複素数
乗算を３演算サイクルで実行できる。データフィールド
切り換え回路は、２入力のセレクタ１段程度で実現でき
る。また、演算器の分割動作も少ない速度ペナルティで
実現できる。したがって、本発明により、複素数演算を
高速に実行する演算装置を実現できる。
ータ（ａｃ，ａｄ）を、レジスタ１０５にデータ（ｂｃ
，ｂｄ）を読みだし、データフィールド１０３を切り換
え動作で動かし、加減算器１０１を分割動作で上位ビッ
ト側は減算を下位ビット側は加算を実行することにより
、（ａｃ，ａｄ），（ｂｃ，ｂｄ）→（ａｃ−ｂｄ，ａ
ｄ＋ｂｃ）を実行する。このように、本発明を実施する
ことにより、複素数加減算を１演算サイクルで、複素数
乗算を３演算サイクルで実行できる。データフィールド
切り換え回路は、２入力のセレクタ１段程度で実現でき
る。また、演算器の分割動作も少ない速度ペナルティで
実現できる。したがって、本発明により、複素数演算を
高速に実行する演算装置を実現できる。
【００４０】なお、前述した実施例及び応用例から分か
るように、本発明の範囲内で、データフィールド切り換
え回路の機能及び配置位置の変更が可能であることは明
かである。また、演算器自身がパイプライン動作をする
場合においても本発明が有効であることはいうまでもな
い。
るように、本発明の範囲内で、データフィールド切り換
え回路の機能及び配置位置の変更が可能であることは明
かである。また、演算器自身がパイプライン動作をする
場合においても本発明が有効であることはいうまでもな
い。
【００４１】
【発明の効果】以上述べてきたように、本発明の演算装
置によれば、分割動作が可能な演算器に、演算対象デー
タのフィールドを切り換えるデータフィールド切り換え
手段を備えた。これにより、高速に複素数加減算及び複
素数乗算を行う演算装置を提供できる。
置によれば、分割動作が可能な演算器に、演算対象デー
タのフィールドを切り換えるデータフィールド切り換え
手段を備えた。これにより、高速に複素数加減算及び複
素数乗算を行う演算装置を提供できる。
【図１】本発明の演算装置を備えたデータパスの構成を
示すでロック図である。
示すでロック図である。
【図２】本発明に用いるデータフィールド切り換え回路
の機能を示す説明図である。
の機能を示す説明図である。
【図３】応用例に用いるデータフィールド切り換え回路
の機能を示す説明図である。
の機能を示す説明図である。
１０１ 加減算器
１０２ 乗算器
１０３，１０４ データフィールド切り換え回路３０
１〜５０４ 信号線
１〜５０４ 信号線
Claims (2)
- 【請求項１】 演算器を分割動作させ複数組のデータ
に対して、演算を並列に実行する乗算手段と、演算器を
分割動作させ複数組のデータに対して、演算を並列に実
行し、分割動作時に分割された演算器の１部は加算を他
の１部は減算をそれぞれ独立に行う加減算手段と、前記
乗算手段及び加減算手段に演算対象データを入力する際
または前記乗算手段及び加減算手段から演算結果を出力
する際に、演算対象データの一部のフィールドの入れ換
えまたは複写をするデータフィールド切り換え手段とを
備えたことを特徴とする演算装置。 - 【請求項２】 前記乗算手段に演算対象データを入力
する際に、片方の演算対象データの一部のフィールドと
この演算対象データの他のフィールドとを入れ換える機
能を有するデータフィールド切り換え手段と、前記加減
算手段に演算対象データを入力する際に、片方の演算対
象データの一部のフィールドと他の一方の演算対象デー
タの一部のフィールドとを入れ換える機能を有するデー
タフィールド切り換え手段とを備えたことを特徴とする
請求項１記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073342A JPH04308969A (ja) | 1991-04-05 | 1991-04-05 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073342A JPH04308969A (ja) | 1991-04-05 | 1991-04-05 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04308969A true JPH04308969A (ja) | 1992-10-30 |
Family
ID=13515391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073342A Pending JPH04308969A (ja) | 1991-04-05 | 1991-04-05 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04308969A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515420U (ja) * | 1974-06-28 | 1976-01-16 | ||
| JPS6057657B2 (ja) * | 1981-07-09 | 1985-12-16 | 日立電線株式会社 | 絶縁ケ−ブルの接続部の形成方法 |
| JPH0312925U (ja) * | 1989-06-12 | 1991-02-08 |
-
1991
- 1991-04-05 JP JP3073342A patent/JPH04308969A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515420U (ja) * | 1974-06-28 | 1976-01-16 | ||
| JPS6057657B2 (ja) * | 1981-07-09 | 1985-12-16 | 日立電線株式会社 | 絶縁ケ−ブルの接続部の形成方法 |
| JPH0312925U (ja) * | 1989-06-12 | 1991-02-08 |
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