JPH04309227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04309227A JPH04309227A JP3102002A JP10200291A JPH04309227A JP H04309227 A JPH04309227 A JP H04309227A JP 3102002 A JP3102002 A JP 3102002A JP 10200291 A JP10200291 A JP 10200291A JP H04309227 A JPH04309227 A JP H04309227A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 17
- 230000001681 protective effect Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000000415 inactivating effect Effects 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 abstract description 8
- 239000010410 layer Substances 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 5
- 238000011109 contamination Methods 0.000 abstract description 4
- 238000000206 photolithography Methods 0.000 abstract description 4
- 229910052697 platinum Inorganic materials 0.000 abstract description 4
- 229910052719 titanium Inorganic materials 0.000 abstract description 4
- 229910004205 SiNX Inorganic materials 0.000 abstract description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 abstract description 3
- 239000002344 surface layer Substances 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000002779 inactivation Effects 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
- Hall/Mr Elements (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
、特に電界効果トランジスタおよびホール素子などの製
造方法に関するものである。
、特に電界効果トランジスタおよびホール素子などの製
造方法に関するものである。
【０００２】
【従来の技術】図６から図９は、従来法による電界効果
トランジスタ（ＦＥＴ）の工程別断面図である。
トランジスタ（ＦＥＴ）の工程別断面図である。
【０００３】まず、エピタキシャル成長により、活性領
域１１を形成した半絶縁性ＧａＡｓ基板１２にメサエッ
チングを行ない、台形状のチップを形成する（図６）。
域１１を形成した半絶縁性ＧａＡｓ基板１２にメサエッ
チングを行ない、台形状のチップを形成する（図６）。
【０００４】次に、一般に知られるフォトリソ工程を用
いて、Ａｕ：Ｇｅ，Ｎｉ，Ａｕなどからなるソース電極
１３およびドレイン電極１４を形成する（図７）。
いて、Ａｕ：Ｇｅ，Ｎｉ，Ａｕなどからなるソース電極
１３およびドレイン電極１４を形成する（図７）。
【０００５】その後、再度フォトリソ工程を用いて、ソ
ース電極１３およびドレイン電極１４の中央の、リセス
エッチングされた所定の位置に、Ｔｉ，Ｐｔ，Ａｕなど
からなるゲート電極１５を形成する（図８）。
ース電極１３およびドレイン電極１４の中央の、リセス
エッチングされた所定の位置に、Ｔｉ，Ｐｔ，Ａｕなど
からなるゲート電極１５を形成する（図８）。
【０００６】最後に、ＰＥＣＶＤ，光ＣＶＤ，ＥＣＲＣ
ＶＤなどを用いて、ＳｉＮｘ膜，ＳｉＯｘＮｙ膜などの
保護膜１７を形成する（図９）。
ＶＤなどを用いて、ＳｉＮｘ膜，ＳｉＯｘＮｙ膜などの
保護膜１７を形成する（図９）。
【０００７】
【発明が解決しようとする課題】上記の従来法において
は、半絶縁性ＧａＡｓ基板の表面に炭化物や酸化物など
が残留することによりＧａＡｓ基板表面が汚染・酸化さ
れてしまい、半導体装置の特性劣化の原因となっている
。また、上記の従来法においては、半絶縁性ＧａＡｓ基
板表面に多量の表面準位が発生しており、この表面準位
は保護膜を形成することで、ある程度軽減するが、依然
多量の準位が存在する。この多量の表面準位により、半
導体装置の高周波領域での電気的特性は、大きな影響を
受け、ひいては素子信頼性、素子特性の劣化を生じさせ
る。上記のような問題点を解消するため、保護膜を形成
する前の工程において、水素プラズマ照射を行なう方法
が、一部で提案されている。しかし、この方法によると
水素成分が保護膜中に入り、耐湿特性の劣化原因となり
、また保護膜と半絶縁性ＧａＡｓ基板との界面に水素成
分が残留するため、この界面より水分が侵入するという
問題がある。
は、半絶縁性ＧａＡｓ基板の表面に炭化物や酸化物など
が残留することによりＧａＡｓ基板表面が汚染・酸化さ
れてしまい、半導体装置の特性劣化の原因となっている
。また、上記の従来法においては、半絶縁性ＧａＡｓ基
板表面に多量の表面準位が発生しており、この表面準位
は保護膜を形成することで、ある程度軽減するが、依然
多量の準位が存在する。この多量の表面準位により、半
導体装置の高周波領域での電気的特性は、大きな影響を
受け、ひいては素子信頼性、素子特性の劣化を生じさせ
る。上記のような問題点を解消するため、保護膜を形成
する前の工程において、水素プラズマ照射を行なう方法
が、一部で提案されている。しかし、この方法によると
水素成分が保護膜中に入り、耐湿特性の劣化原因となり
、また保護膜と半絶縁性ＧａＡｓ基板との界面に水素成
分が残留するため、この界面より水分が侵入するという
問題がある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、活性領域が形成された半絶縁性ＧａＡｓ基板
に、所定の電極を形成する工程と、保護膜を形成する工
程を含む半導体装置の製造方法において、保護膜を形成
するよりも前の工程において、Ｎ２プラズマ照射を行な
い、前記活性領域の表面を清浄化かつ不活性化する工程
を含むことを特徴とする。
造方法は、活性領域が形成された半絶縁性ＧａＡｓ基板
に、所定の電極を形成する工程と、保護膜を形成する工
程を含む半導体装置の製造方法において、保護膜を形成
するよりも前の工程において、Ｎ２プラズマ照射を行な
い、前記活性領域の表面を清浄化かつ不活性化する工程
を含むことを特徴とする。
【０００９】
【作用】本発明の半導体装置の製造方法によれば、半絶
縁性ＧａＡｓ基板を、Ｎ２プラズマ照射にて表面処理を
行なうことにより、表面に存在する汚染層，酸化層を除
去することができ、しかも表面準位を低減し、フェルミ
準位のピニングを解消するなど、表面層を不活性化する
ことができる。また本発明によれば、Ｎ２プラズマ照射
後、半絶縁性ＧａＡｓ基板表面にＮ２成分が残存してい
るが、ＧａＡｓ基板と保護膜の界面の耐湿性を悪化させ
ない。
縁性ＧａＡｓ基板を、Ｎ２プラズマ照射にて表面処理を
行なうことにより、表面に存在する汚染層，酸化層を除
去することができ、しかも表面準位を低減し、フェルミ
準位のピニングを解消するなど、表面層を不活性化する
ことができる。また本発明によれば、Ｎ２プラズマ照射
後、半絶縁性ＧａＡｓ基板表面にＮ２成分が残存してい
るが、ＧａＡｓ基板と保護膜の界面の耐湿性を悪化させ
ない。
【００１０】
【実施例】図１から図５は、本発明の一実施例を示す工
程別断面図である。以下これらの図を参照しつつ、本発
明の一実施例を詳述する。
程別断面図である。以下これらの図を参照しつつ、本発
明の一実施例を詳述する。
【００１１】まず、エピタキシャル成長により、活性領
域１を形成した半絶縁性ＧａＡｓ基板２にメサエッチン
グを行ない、台形状のチップを形成する（図１）。
域１を形成した半絶縁性ＧａＡｓ基板２にメサエッチン
グを行ない、台形状のチップを形成する（図１）。
【００１２】この上に、フォトレジストをスピンコート
し、ソース・ドレイン電極作製用フォトマスクを用いて
露光することで、ソース・ドレイン電極形成領域上のフ
ォトレジストを現像する。さらに、この上にＡｕ：Ｇｅ
，Ｎｉ，Ａｕを順次電子ビーム蒸着し、フォトレジスト
上の不要なＡｕ：Ｇｅ，Ｎｉ，Ａｕをフォトレジストか
らリフトオフすることで、ソース電極３およびドレイン
電極４を形成する（図２）。
し、ソース・ドレイン電極作製用フォトマスクを用いて
露光することで、ソース・ドレイン電極形成領域上のフ
ォトレジストを現像する。さらに、この上にＡｕ：Ｇｅ
，Ｎｉ，Ａｕを順次電子ビーム蒸着し、フォトレジスト
上の不要なＡｕ：Ｇｅ，Ｎｉ，Ａｕをフォトレジストか
らリフトオフすることで、ソース電極３およびドレイン
電極４を形成する（図２）。
【００１３】次に、再度フォトレジストをスピンコート
し、ゲート電極作製用フォトマスクを用いて露光するこ
とで、ゲート電極形成領域上のフォトレジストを現像す
る。その後リセスエッチングを行ない、ソース・ドレイ
ン間の電流量を調整する。次にＴｉ，Ｐｔ，Ａｕを順次
蒸着し、フォトレジスト上の不要なＴｉ，Ｐｔ，Ａｕを
フォトレジストからリフトオフすることで、ソース電極
３およびドレイン電極４の中央に、ゲート電極５を形成
する（図３）。
し、ゲート電極作製用フォトマスクを用いて露光するこ
とで、ゲート電極形成領域上のフォトレジストを現像す
る。その後リセスエッチングを行ない、ソース・ドレイ
ン間の電流量を調整する。次にＴｉ，Ｐｔ，Ａｕを順次
蒸着し、フォトレジスト上の不要なＴｉ，Ｐｔ，Ａｕを
フォトレジストからリフトオフすることで、ソース電極
３およびドレイン電極４の中央に、ゲート電極５を形成
する（図３）。
【００１４】次に、Ｎ２プラズマ照射を行ない、活性領
域１の表面に清浄化・不活性化領域６を形成する（図４
）。このときのＮ２プラズマ照射条件の一例を以下に示
す。
域１の表面に清浄化・不活性化領域６を形成する（図４
）。このときのＮ２プラズマ照射条件の一例を以下に示
す。
【００１５】このＮ２プラズマ照射の直後に、ＳｉＮｘ
膜などの保護膜７をＰＥＣＶＤ・光ＣＶＤ・ＥＣＲＣＶ
Ｄなどを用いて形成する（図５）。この保護膜７の形成
は、活性領域１の表面に形成された清浄化・不活性化領
域６が大気にさらされ、汚染されないよう真空中で行な
う。
膜などの保護膜７をＰＥＣＶＤ・光ＣＶＤ・ＥＣＲＣＶ
Ｄなどを用いて形成する（図５）。この保護膜７の形成
は、活性領域１の表面に形成された清浄化・不活性化領
域６が大気にさらされ、汚染されないよう真空中で行な
う。
【００１６】本発明の一実施例として、メサエッチング
を用いたＦＥＴの場合について述べたが、本発明はこれ
に限定されるものではなく、選択的イオン注入により、
活性領域を形成したＦＥＴにも適用が可能であり、また
ホール素子にもＦＥＴと同様、エピタキシャル成長によ
り活性領域を形成した場合および選択的イオン注入によ
り活性領域を形成した場合などに適用が可能である。
を用いたＦＥＴの場合について述べたが、本発明はこれ
に限定されるものではなく、選択的イオン注入により、
活性領域を形成したＦＥＴにも適用が可能であり、また
ホール素子にもＦＥＴと同様、エピタキシャル成長によ
り活性領域を形成した場合および選択的イオン注入によ
り活性領域を形成した場合などに適用が可能である。
【００１７】
【発明の効果】本発明の半導体装置の製造方法によれば
、半絶縁性ＧａＡｓ基板表面に存在する汚染層・酸化層
を除去することができ特性劣化を極力抑えることができ
る。しかもＮ２プラズマの照射により、ＧａＡｓ基板の
表面層を不活性化することができ、半導体装置の電気的
特性が著しく向上する。このとき、窒素原子がＧａＡｓ
基板表面に存在しているが、水素原子のように耐湿特性
を悪化させない。
、半絶縁性ＧａＡｓ基板表面に存在する汚染層・酸化層
を除去することができ特性劣化を極力抑えることができ
る。しかもＮ２プラズマの照射により、ＧａＡｓ基板の
表面層を不活性化することができ、半導体装置の電気的
特性が著しく向上する。このとき、窒素原子がＧａＡｓ
基板表面に存在しているが、水素原子のように耐湿特性
を悪化させない。
【図１】本発明の一実施例における、台形状のチップを
形成した後の状態を示す断面図である。
形成した後の状態を示す断面図である。
【図２】同上の一実施例における、ソース電極、および
ドレイン電極を形成した後の状態を示す断面図である。
ドレイン電極を形成した後の状態を示す断面図である。
【図３】同上の一実施例における、ゲート電極を形成し
た後の状態を示す断面図である。
た後の状態を示す断面図である。
【図４】同上の一実施例における、Ｎ２プラズマ照射を
行なった後の状態を示す断面図である。
行なった後の状態を示す断面図である。
【図５】同上の本発明の一実施例における、保護膜を形
成した後の状態を示す断面図である。
成した後の状態を示す断面図である。
【図６】従来例における、台形状のチップを形成した後
の状態を示す断面図である。
の状態を示す断面図である。
【図７】同上における、ソース電極、およびドレイン電
極を形成した後の状態を示す断面図である。
極を形成した後の状態を示す断面図である。
【図８】同上における、ゲート電極を形成した後の状態
を示す断面図である。
を示す断面図である。
【図９】同上における、保護膜を形成した後の状態を示
す断面図である。
す断面図である。
１ 活性領域
２ 半絶縁性ＧａＡｓ基板
３ ソース電極
４ ドレイン電極
５ ゲート電極
６ 清浄化層・不活性化領域
７ 保護膜
１１ 活性領域
１２ 半絶縁性ＧａＡｓ基板
１３ ソース電極
１４ ドレイン電極
１５ ゲート電極
１７ 保護膜
Claims (1)
- 活性領域が形成された半絶縁性ＧａＡｓ基板に、所定の
電極を形成する工程と、保護膜を形成する工程を含む半
導体装置の製造方法において、保護膜を形成するよりも
前の工程において、Ｎ２プラズマ照射を行ない、前記活
性領域の表面を清浄化かつ不活性化する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200291A JP3189291B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200291A JP3189291B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04309227A true JPH04309227A (ja) | 1992-10-30 |
| JP3189291B2 JP3189291B2 (ja) | 2001-07-16 |
Family
ID=14315593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200291A Expired - Fee Related JP3189291B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189291B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103318A (ja) * | 2009-11-10 | 2011-05-26 | Univ Of Tokyo | 半導体デバイス及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2571542B1 (fr) | 1984-10-09 | 1987-01-23 | Labo Electronique Physique | Procede de realisation d'un dispositif semiconducteur incluant l'action de plasma |
-
1991
- 1991-04-05 JP JP10200291A patent/JP3189291B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103318A (ja) * | 2009-11-10 | 2011-05-26 | Univ Of Tokyo | 半導体デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189291B2 (ja) | 2001-07-16 |
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Legal Events
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