JPH04310695A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特に、半導体記憶装置のアクセスタイムの高速化技術
に関するものである。

【０００２】

【従来の技術】図３に従来の半導体記憶装置におけるメ
モリセルから読み出されたデータ信号を増幅するセンス
アンプ回路から出力データバッファ回路までの回路構成
を示す。図において、１はメモリセルにつながるデータ
線対、２はセンスアンプ、３はインバータ、４はブロッ
クセレクタ信号、５は出力データバッファ回路、６はデ
ータバスラインであり、Ｑ１　，Ｑ２　はスイッチング
トランジスタである。

【０００３】従来の大容量化された半導体記憶装置のメ
モリセルマトリクスは複数のメモリセルアレイブロック
に分割され、分割して動作するようになっている。例え
ば、データ出力構成がｎビットである半導体記憶装置の
メモリセルマトリクスがｍ個のブロックに分割されてい
ると、図３におけるデータバスはｎ本存在し、センスア
ンプは（ｍ×ｎ）個存在することになる。従って、１本
のデータバスラインに接続されるセンスアンプはｍ個に
なる。

【０００４】次に従来の半導体記憶装置の動作を図３を
用いて説明する。半導体記憶装置に入力されたアドレス
信号により選択されたメモリセルから読み出された微少
な信号データはデータ線対１からセンスアンプ２に入力
され、増幅されたデータ信号としてデータバスライン６
に出力される。

【０００５】図３のように、メモリセルマトリクスがｍ
個のブロックに分割された半導体記憶装置では、各ブロ
ックが分割動作しているので、データの読み出しを行わ
ないブロックのセンスアンプを不活性状態にするために
メモリセルアレイブロックを選択する信号（以下、ブロ
ックセレクタ信号と呼ぶ）４をスイッチングトランジス
タＱ１　，Ｑ２　に入力している。このため、１本のデ
ータバスラインにｍ個のセンスアンプが接続されていて
もセンスアンプが分割動作するため、データバスライン
上でセンスアンプの出力同士が同時に競合することなく
、選択されたセンスアンプの出力が出力データバッファ
回路５に入力され、半導体記憶装置の出力として出力さ
れることが可能となっている。

【０００６】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、記憶容量が大容量
化され、分割されるブロックの数が増してくると、１本
のデータバスにつながるセンスアンプの数が増加し、そ
のセンスアンプの出力容量が大きいため、データバスラ
イン上に分布する容量成分が増加してくる。データバス
ラインの容量が増加するにつれ、データバスラインを信
号が伝達するのに必要な時間が増加し、これにより、ア
クセスタイムの高速化が妨げられるという問題があった
。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、データバスライン上に分布する
容量を低減でき、アクセスタイムの高速な半導体記憶装
置を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルマトリクスがｍ個（但し、４≦ｍ
；ｍは整数）のメモリセルブロックに分割されて各ブロ
ックが分割して動作し、かつ、出力データ構成がｎビッ
ト（但し、１≦ｎ；ｎは整数）構成であるとき、記憶の
最小単位であるメモリセルから読み出された小さな振幅
のデータ信号を増幅するセンスアンプを（ｍ×ｎ）個有
する半導体記憶装置において、ｎビットの出力データ構
成の各１ビットに対し、ａ本（但し、２≦ａ；ａは整数
）のデータバスラインを設け、ａ本のデータバスライン
の各々に（ｍ／ａ）個の前述のセンスアンプの出力を入
力し、かつ、センスアンプを選択する信号から形成され
た信号で制御されるスイッチング手段を設け、上記１ビ
ットに対するａ本のデータバスラインのうちの１本を選
択し、半導体記憶装置の出力データを形成する出力手段
に入力するようにしたものである。

【０００９】

【作用】この発明における半導体記憶装置は上記のよう
な構成をしており、出力データ構成ｎがビットであるに
もかかわらず、（ａ×ｎ）本のデータバスラインを持っ
ているため、メモリセルマトリクスの分割数をｍとする
と、１本のデータバスラインにつながるセンスアンプの
数は（ｍ／ａ）個となる。従来の構成ではａ＝１であり
、本発明ではａ≧２であるため、１本のデータバスライ
ンにつながるセンスアンプの数が減少することになる。 よって、本発明のデータバス構成を用いると、データバ
スライン上に分布しているセンスアンプの出力容量を減
少させることが可能になり、高速なアクセスタイムの半
導体記憶装置を得ることが可能になる。

【００１０】

【実施例】以下、本発明の一実施例による半導体記憶装
置を図１を用いて説明する。図１は出力データ構成がｎ
ビット（但し、１≦ｎ；ｎは整数）であり、メモリセル
マトリクスがｍ個（但し、４≦ｍ；ｍは整数）のブロッ
クに分割されている半導体記憶装置のデータバスライン
周辺の構成図であり、ｎ個のデータバス構成のうち省略
して１組のデータバス構成のみを示している。

【００１１】図１において、１はメモリセルにつながる
データ線対、２は半導体記憶装置に入力されたアドレス
信号により選択されたメモリセルから読み出された微少
な信号データをデータ線対１から入力し、増幅するため
のセンスアンプで、これは、本実施例の半導体記憶装置
内では（ｍ×ｎ）個設けられている。３はインバータ、
４はデータの読み出しを行わないのメモリセルアレイブ
ロックのセンスアンプ２を不活性状態にするために、メ
モリセルアレイブロックを選択するブロックセレクタ信
号Ｂ０　，Ｂ１　，…Ｂｍ−１，Ｂｍ　、５は出力デー
タバッファ回路、６は第１のデータバスライン、７は第
２のデータバスライン、８ａはデータバスセレクタ信号
Ｄ１　、８ｂはデータバスセレクタ信号Ｄ２　、Ｑ１　
，Ｑ２　はブロックセレクタ信号４により制御されるス
イッチングトランジスタ、Ｑ３　，Ｑ４　はデータバス
セレクタ信号Ｄ１　８ａにより制御されるスイッチング
トランジスタ、Ｑ５　，Ｑ６　はデータバスセレクタ信
号Ｄ２　８ｂにより制御されるスイッチングトランジス
タである。

【００１２】また、図２は図１に示したデータバスセレ
クタ信号を生成するためのデータバスセレクタ信号生成
回路の具体的な回路構成例を示しており、図において、
図１と同一符号は同一または相当部分を示し、９ａはブ
ロックセレクタ信号Ｂ０　，Ｂ２　，…Ｂｍ−３，Ｂｍ
−１　を入力とし、これらのＯＲ論理をとった結果をデ
ータバスセレクタ信号Ｄ１　として出力するＯＲ回路、
９ｂはブロックセレクタ信号Ｂ１，Ｂ３，…Ｂｍ−２，
Ｂｍ　を入力とし、これらのＯＲ論理をとった結果をデ
ータバスセレクタ信号Ｄ２　として出力するＯＲ回路で
ある。

【００１３】次に動作について説明する。半導体記憶装
置のメモリセルから読み出された小さな振幅の信号デー
タは図１のデータ線対１からセンスアンプ２に入力され
、増幅されたデータ信号となる。

【００１４】さらに、ブロックセレクタ信号４により選
択されたセンスアンプ２出力のみがスイッチングトラン
ジスタＱ１　，Ｑ２　を通じて、第１のデータバスライ
ン６あるいは第２のデータバスライン７と導通状態にな
り伝達される。

【００１５】本実施例では１組の出力データ構成につき
、第１，第２の２本のデータバスライングループを持っ
ており、ｍ個のセンスアンプのうち（ｍ／２）個を第１
のデータバスライン６を入力し、残りの（ｍ／２）個を
もう１本の第２のデータバスライン７に入力している。 そして、第１のデータバスライン６をデータバスセレク
タ信号８ａが入力されたスイッチングトランジスタＱ３
　，Ｑ４　を通じて出力データバッファ回路５に入力す
るとともに、第２のデータバスライン７をデータバスセ
レクタ信号８ｂが入力されたスイッチングトランジスタ
Ｑ５　，Ｑ６　を通じて出力データバッファ回路５に入
力している。

【００１６】従って、選択されたセンスアンプ２の出力
は２本のデータバスライン６，７のうちのどちらか１本
によって伝達され、データバスライン６もしくは７から
スイッチングトランジスタＱ３　，Ｑ４　もしくはＱ５
　，Ｑ６　を通じて出力データバッファ回路５に伝達さ
れる。

【００１７】また、データバスセレクタ信号８ａ，８ｂ
は図２のようにブロックセレクタ信号４のＯＲ論理によ
り形成されているため、第１，第２のデータバスライン
６，７から選択されたセンスアンプ出力が伝達されてい
るデータバスラインを選択することが可能であり、これ
により、選択されたセンスアンプ出力を出力データバッ
ファ回路５に伝達することが可能である。

【００１８】このような本実施例によれば、メモリセル
マトリックスがｍ個のブロックに分割され、各ブロック
が分割して動作し、かつ、出力データ構成がｎビット構
成であった時に、記憶の最小単位であるメモリセルから
読み出された小さな振幅のデータを増幅するセンスアン
プ２を（ｍ×ｎ）個備えたものにおいて、ｎビットの出
力データ構成のそれぞれ１ビットに対して、２本のデー
タバスライン６，７を設け、データバスライン６，７の
それぞれに（ｍ／２）個のセンスアンプ２の出力を接続
し、センスアンプ２を選択するブロックセレクタ信号４
のＯＲ論理出力から形成したデータバスセレクタ信号８
ａ，８ｂにより、２本のデータバスラインのうちの何れ
か一方を選択し、これを出力データバッファ回路５に入
力するようにしたので、データバスラインに接続されて
いるセンスアンプ２の数を従来のｍ個から（ｍ／２）個
に減少できる。よって、データバスライン上に分布する
センスアンプの容量成分を減少でき、データバスライン
上の信号の伝達時間を短縮でき、これにより、半導体記
憶装置のアクセスタイムの高速化を図ることができる。

【００１９】なお、上記実施例では、ｎビットの出力デ
ータ構成のそれぞれ１ビットに対してデータバスライン
を２本設けた例について示したが、これは２本に限定さ
れるものではなく、２以上設けるようにしてもよい。こ
の場合にはさらにアクセスタイムの高速化を図ることが
できる。

【００２０】

【発明の効果】以上のように、この発明によれば、半導
体記憶装置のデータバスライン構成を分割し、データバ
スラインが分割して動作するように構成したので、デー
タバスラインに接続されているセンスアンプの数を減少
でき、データバスライン上に分布するセンスアンプの容
量成分を減少させることができる。従ってこれにより、
高速なデータ転送が可能となり、アクセスタイムが高速
な半導体記憶装置を得ることができるという効果がある
。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置のデ
ータバス周辺の回路構成を示す図である。

【図２】この発明の一実施例による半導体記憶装置のデ
ータバスセレクタ信号生成回路を示す図である。

【図３】従来の半導体記憶装置のデータバス周辺の回路
構成を示す図である。

【符号の説明】

１　　　　メモリセルにつながるデータ線対２　　　　
センスアンプ ３　　　　インバータ ４　　　　ブロックセレクタ信号 ５　　　　出力データバッファ回路 ６　　　　第１のデータバスライン ７　　　　第２のデータバスライン ８ａ　　データバスセレクタ信号 ８ｂ　　データバスセレクタ信号 ９ａ　　ＯＲ回路 ９ｂ　　ＯＲ回路 Ｑ１　　　スイッチングトランジスタ Ｑ２　　　スイッチングトランジスタ Ｑ３　　　スイッチングトランジスタ Ｑ４　　　スイッチングトランジスタ Ｑ５　　　スイッチングトランジスタ Ｑ６　　　スイッチングトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　メモリセルマトリクスがｍ個（但し、
   ４≦ｍ；ｍは整数）のメモリセルブロックに分割されて
   各ブロックが分割して動作し、かつ、出力データ構成が
   ｎビット（但し、１≦ｎ；ｎは整数）構成であるとき、
   記憶の最小単位であるメモリセルから読み出された小さ
   な振幅のデータ信号を増幅するセンスアンプを（ｍ×ｎ
   ）個有する半導体記憶装置において、前記ｎビットの出
   力データ構成の各１ビットに対して、ａ本（但し、２≦
   ａ；ａは整数）のデータバスラインを設け、その各々に
   （ｍ／ａ）個の前記センスアンプの出力を入力し、かつ
   、前記センスアンプを選択する選択信号から形成された
   信号により制御されるスイッチング手段を設け、該スイ
   ッチング手段により、前記ａ本のデータバスラインのう
   ちの１本を選択し、半導体記憶装置の出力データを形成
   する出力手段に入力するようにしたことを特徴とする半
   導体記憶装置。