JPH04311201A - インターロック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インターロック回路に
関する。

【０００２】

【従来の技術】従来のインターロック回路を図面を参照
して詳細に説明する。

【０００３】図８は従来技術の一実施例を示すブロック
図である。

【０００４】機構制御部１は、機構を動作させる場合に
、機構制御信号ａを“１”にし、機構を動作させない場
合に機構制御信号ａを“０”にする。機構状態検出部２
は、機構状態を示す機構状態検出信号ｂを出力する。 インターロック情報記憶部４は、インターロックをかけ
る状態を示すインターロック情報信号ｄを出力する。イ
ンターロック解除指定部５は、インターロックを解除す
るか否かを示すインターロック解除信号ｇを出力する。

【０００５】インターロック制御部３は、機構制御信号
ａと機構状態検出信号ｂとインターロック情報信号ｄと
インターロック解除信号ｇを入力し、インターロック後
機構制御信号ｃを出力する。入力した機構状態検出信号
ｂとインターロック情報信号ｄが同じ状態である場合に
、インターロックするために機構制御信号ａの値に関わ
らず“０”をインターロック後機構制御信号ｃに出力す
る。

【０００６】ただし、インターロック解除信号ｇが“０
”、すなわちインターロック解除を示す場合は、機構状
態検出信号ｂとインターロック情報信号ｄが同じ状態で
あってもインターロックはかからず機構制御信号ａの値
をそのままインターロック後機構制御信号ｃに出力する
。

【０００７】機構状態検出信号ｂとインターロック情報
信号ｄが同じ状態でないの場合は、機構制御信号ａの値
をそのままインターロック後機構制御信号ｃに出力する
。

【０００８】次に、インターロック制御部３とインター
ロック情報記憶部４とインターロック解除指定部５の詳
細について、図９を用いて説明する。

【０００９】機構状態検出信号ｂは、ｂ１からｂｎまで
のｎ個の信号とする。インターロックする状態が２つあ
る場合について説明する。１つはｂ１、ｂ２、ｂ３、…
ｂｎがそれぞれ“０”、“０”、“０”、…“０”であ
り、もう１つは、ｂ１、ｂ２、ｂ３、…ｂｎがそれぞれ
“０”、“１”、“１”、…“０”とする。その場合、
レジスタ回路１７の出力ｄ１１、ｄ１２、ｄ１３、…ｄ
１ｎと、ｄ２１、ｄ２２、ｄ２３、…ｄ２ｎがそれぞれ
“０”、“０”、“０”、…“０”と“０”“１”、“
１”、…“０”となるように、記憶回路１８に予め記憶
しておく。

【００１０】この回路に電源が投入されてから、適当な
タイミングで記憶回路からレジスタアドレスｅと対応す
るレジスタ格納データｆを読みだし、レジスタ回路１７
にセットする。するとｄ１１、ｄ１２、ｄ１３、…ｄ１
ｎと、ｄ２１、ｄ２２、ｄ２３、…ｄ２ｎがそれぞれ“
０”、“０”、“０”、…“０”と“０”、“１”、“
１”、…“０”となる。

【００１１】そこで、ｂ１、ｂ２、ｂ３、…ｂｎがそれ
ぞれ“０”、“０”、“０”、…“０”の状態になると
、ＥＸ−ＮＯＲ回路１０、１１、１２、…１３、の出力
がすべて“１”となり、ＮＡＮＤ回路１４の出力は“０
”となる。ＮＡＮＤ回路１４とＮＡＮＤ回路１５の出力
回路は、オープンコレクタ出力であるため、どちらかが
“０”であれば、ＡＮＤ回路１６の入力は“０”となる
。すると、ＡＮＤ回路１６の出力、すなわちインターロ
ック後機構制御信号ｃは、機構制御信号ａの値に関わら
ず、“０”となる。

【００１２】つぎに、ｂ１、ｂ２、ｂ３、…ｂｎがそれ
ぞれ“０”、“１”、“１”、…“０”の状態になると
、同様にＮＡＮＤ回路１５の出力は“０”となる。する
と、ＡＮＤ回路１６の出力、すなわちインターロック後
機構制御信号ｃは、機構制御信号ａの値に関わらず、“
０”となる。

【００１３】ただし、インターロック解除を指定するス
イッチ１９，２０が短絡しているばあいは、インターロ
ック解除信号ｇ１，ｇ２が“０”になり、ＮＡＮＤ回路
１４，１５の出力は“１”になり、ＡＮＤ回路１６の出
力には、機構制御信号ａの値がそのまま出力され、イン
ターロック後機構制御信号ｃの出力となる。すなわち、
インターロックは解除されたことになる。

【００１４】ｂ１、ｂ２、ｂ３、…ｂｎが以上の２つの
場合以外であれば、ＮＡＮＤ回路１４と１５の出力は“
１”であるため、ＡＮＤ回路１６の出力には、機構制御
信号ａの値そのまま出力され、インターロック後機構制
御信号ｃの出力となる。

【００１５】

【発明が解決しようとする課題】上述した従来のインタ
ーロック回路は、インターロック回路の個々のインター
ロック機能の動作確認のためにインターロック解除指定
部５のインターロック解除信号ｇを“０”にし、インタ
ーロック情報記憶部４で指定される他のインターロック
を外し、機構制御部１の出力信号ａによるインターロッ
ク機能の動作確認後他のインターロックを外したまま制
御プログラムを実行するため、本来かかるはずのインタ
ーロックがかからず事故を起こす危険があるという欠点
があった。

【００１６】

【課題を解決するための手段】第１の発明のインターロ
ック回路は、インターロック回路において、機構動作を
制御する機構動作信号を出力する機構制御部と、前記機
構の状態を示す機構状態検出信号を出力する機構状態検
出部と、インターロックの条件であるインターロック情
報を出力するインターロック情報記憶部と、制御プログ
ラムの実行状態を検出し制御プログラム実行検出信号を
出力する制御プログラム実行検出部と、前記制御プログ
ラム実行検出信号が制御プログラムの非実行状態を示し
上位装置よりインターロック解除指定がある場合はイン
ターロック解除指示信号を出力し前記制御プログラム実
行検出信号が制御プログラムの実行状態を示す場合はイ
ンターロック実行指示信号を出力するインターロック解
除指定部と、前記インターロック解除指示信号を受けた
場合は前記機構動作信号を後機構制御信号として後機構
に出力し前記インターロック実行指示信号を受け前記機
構状態検出信号と前記インターロック情報とが一致した
場合は予じめ決められた極性の前記後機構制御信号を前
記後機構に出力するインターロック制御部から構成され
る。

【００１７】

【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。

【００１８】図１は本発明の一実施例を示すブロック図
である。

【００１９】機構制御部１は、機構を動作させる場合に
、機構制御信号ａを“１”にし、機構を動作させない場
合に機構制御信号ａを“０”にする。機構状態検出部２
は、機構状態を示す機構状態検出信号ｂを出力する。 インターロック情報記憶部４は、インターロックをかけ
る状態を示すインターロック情報信号ｄを出力する。イ
ンターロック解除指定部５−１は、インターロックを解
除するか否かを示すインターロック解除信号ｇを出力す
る。

【００２０】インターロック制御部３は、機構制御信号
ａと機構状態検出信号ｂとインターロック情報信号ｄと
インターロック解除信号ｇを入力し、インターロック後
機構制御信号ｃを出力する。入力した機構状態検出信号
ｂとインターロック情報信号ｄが同じ状態である場合に
、インターロックするために機構制御信号ａを値に関わ
らず“０”をインターロック後機構制御信号ｃに出力す
る。

【００２１】ただし、インターロック解除信号ｇが“０
”、すなわちインターロック解除を示す場合は、機構状
態検出信号ｂとインターロック情報信号ｄが同じ状態で
あってもインターロックはかからず機構制御信号ａの値
をそのままインターロック後機構制御信号ｃに出力する
。

【００２２】機構状態検出信号ｂとインターロック情報
信号ｄが同じ状態でない場合は、機構制御信号ａの値を
そのままインターロック後機構制御信号ｃに出力する。

【００２３】次に、インターロック制御部３とインター
ロック情報記憶部４とインターロック解除指定部５−１
の詳細について、図２を用いて説明する。

【００２４】機構状態検出信号ｂは、ｂ１からｂｎまで
のｎ個の信号とする。インターロックする状態が２つあ
る場合について説明する。１つはｂ１、ｂ２、ｂ３、…
ｂｎがそれぞれ“０”、“０”、“０”、…“０”であ
り、もう１つは、ｂ１、ｂ２、ｂ３、…ｂｎがそれぞれ
“０”、“１”、“１”、…“０”とする。その場合、
レジスタ回路１７の出力ｄ１１、ｄ１２、ｄ１３、…ｄ
１ｎと、ｄ２１、ｄ２２、ｄ２３、…ｄ２ｎがそれぞれ
“０”、“０”、“０”、…“０”と“０”“１”、“
１”、…“０”となるように、記憶回路１８に予め記憶
しておく。

【００２５】この回路に電源が投入されてから、適当な
タイミングで記憶回路からレジスタアドレスｅと対応す
るレジスタ格納データｆを読みだし、レジスタ回路１７
にセットする。するとｄ１１、ｄ１２、ｄ１３、…ｄ１
ｎと、ｄ２１、ｄ２２、ｄ２３、…ｄ２ｎがそれぞれ“
０”、“０”、“０”、…“０”と“０”、“１”、“
１”、…“０”となる。

【００２６】そこで、ｂ１、ｂ２、ｂ３、…ｂｎがそれ
ぞれ“０”、“０”、“０”、…“０”の状態になると
、ＥＸ−ＮＯＲ回路１０、１１、１２、…１３、の出力
がすべて“１”となり、ＮＡＮＤ回路１４の出力は“０
”となる。ＮＡＮＤ回路１４とＮＡＮＤ回路１５の出力
回路は、オープンコレクタ出力であるため、どちらかが
“０”であれば、ＡＮＤ回路１６の入力は“０”となる
。すると、ＡＮＤ回路１６の出力、すなわちインターロ
ック後機構制御信号ｃは、機構制御信号ａの値に関わら
ず、“０”となる。

【００２７】つぎに、ｂ１、ｂ２、ｂ３、…ｂｎがそれ
ぞれ“０”、“１”、“１”、…“０”の状態になると
、同様にＮＡＮＤ回路１５の出力は“０”となる。する
と、ＡＮＤ回路１６の出力、すなわちインターロック後
機構制御信号ｃは、機構制御信号ａの値に関わらず、“
０”となる。

【００２８】ただし、インターロック解除を指定するイ
ンターロック解除指定接点２６，２７が短絡しているば
あいは、インターロック解除信号ｇ１，ｇ２が“０”に
なり、ＮＡＮＤ回路１４，１５の出力は“１”になり、
ＡＮＤ回路１６の出力には、機構制御信号ａの値がその
まま出力され、インターロック後機構制御信号ｃの出力
となる。すなわち、インターロックは解除されたことに
なる。本発明ではインターロック機能確認をインターロ
ックを解除して行った後、制御プログラムが走り出すと
再びインターロック解除指定接点２６，２７をオープン
にし、インターロック機構が働くようにする。

【００２９】ｂ１、ｂ２、ｂ３、…ｂｎが以上の２つの
場合以外であれば、ＮＡＮＤ回路１４と１５の出力は“
１”であるため、ＡＮＤ回路１６の出力には、機構制御
信号ａの値そのまま出力され、インターロック後機構制
御信号ｃの出力となる。

【００３０】続いて、インターロック解除指定部５−１
の詳細について図３を用いて説明する。電源リレー・ス
イッチ２２は制御プログラム実行検出信号ｈがｈｉｇｈ
、すなわち制御プログラムが実行されていないときにス
イッチ・コイル２３の働きにより閉じ、インターロック
解除指定スイッチ・コイル２４に電源２１を供給する。 また、電源リレー・スイッチ２２は制御プログラム実行
検出信号ｈがｌｏｗ、すなわち制御プログラムが実行さ
れているときに開き、インターロック解除指定スイッチ
・コイル２４に電源２１を供給しなくなる。制御プログ
ラム実行検出信号ｈがｈｉｇｈのとき、インターロック
解除指定スイッチ１９を閉じると、インターロック解除
指定スイッチ・コイル２４に電流が流れインターロック
解除指定スイッチ自己保持用接点２５とインターロック
解除指定接点２６は閉じる。電源リレー・スイッチ２２
が開くまでインターロック解除指定スイッチ自己保持用
接点２５とインターロック解除指定接点２６は閉じたま
まになる。尚図２のインターロック解除指定接点２７に
ついても同様である。

【００３１】次に、制御プログラム実行検出部６につい
て、図４および図５を用いて説明する。ソフトウェアポ
ーリング信号ｈ１は、制御ソフトウェアが定期的に発行
するパルス信号である。ソフトウェア実行時には頻繁に
、すなわち時間ｔ１以内に発行され、ソフトウェアをス
テップ送りでディバックしているときには時間ｔ１以上
の間隔で発行され、ソフトウェアが全く実行されていな
いときには発行されないパルス信号である。リトリガー
ブルモノステーブル回路３０は、ソフトウェアポーリン
グ信号ｈ１の立ち上がりを検出し、幅ｔ１のパルスをモ
ノステーブル出力信号ｈ２として出力する。リトリガー
ブルモノステーブル回路３１は、モノステーブル出力信
号ｈ２の立ち上がりを検出し、幅ｔ２のパルスをモノス
テーブル３１出力正論理信号ｈ７として出力する。ディ
レイ回路３３はモノステーブル３１出力正論理信号ｈ７
を入力し、時間ｔ４だけ遅らせたディレイ信号ｈ８を出
力する。ＡＮＤ回路３４は、ディレイ信号ｈ８とモノス
テーブル３１出力負論理信号ｈ９を入力しｈ２立ち上が
り検出信号ｈ３を出力する。一方、リトリガーブルモノ
ステーブル回路３２はモノステーブル出力信号ｈ２の立
ち下がりを検出し、幅ｔ３の負のパルスをｈ２立ち下が
り検出信号ｈ４として出力する。ＡＮＤ回路３５は、ｈ
２立ち上がり検出信号ｈ３とｈ２立ち下がり検出信号ｈ
４を入力しソフトウェア実行検出信号ｈ５を出力する。 Ｄフリップフロップ回路３６は、ソフトウェア実行検出
パルス信号ｈ５を入力し制御プログラム実行検出信号ｈ
を出力する。ｈ２立ち下がり検出信号ｈ４をクリア端子
に入力することで、ソフトウェアポーリング信号ｈ１が
時間ｔ１以上の間隔になったときに発生する負のパルス
信号でＤフリップフロップ回路３６はクリアされ、制御
プログラム実行検出信号ｈをｈｉｇｈにする。制御プロ
グラム実行検出信号ｈは、電源投入時にｈｉｇｈであり
、制御プログラム実行検出時にｌｏｗになり、制御プロ
グラム停止時に再びｈｉｇｈになる。

【００３２】次に、制御プログラム検出部６の他の実施
例について、図６および図７を用いて説明する。図６は
、制御プログラム実行検出部６の構成図である。ソフト
ウェアポーリング信号ｈ１は、ソフトウェア実行時には
頻繁に、すなわち前述の時間ｔ１以内に発行され、ソフ
トウェアをステップ送りでディバックしているときには
時間ｔ１以上の間隔で発行され、ソフトウェアが全く実
行されていないときには発行されないパルス信号である
。制御プログラム実行検出信号ｈは、前述のとうり電源
投入時にｈｉｇｈであり、制御プログラム実行検出時に
ｌｏｗになり、制御プログラム停止時に再びｈｉｇｈに
なる。Ｉ／Ｏ回路４０は、ソフトウェアポーリング信号
ｈ１を入力し、Ｈｉｇｈであれば“１”を、Ｌｏｗであ
れば“０”を、その状態として常時保持している。また
、Ｉ／Ｏ回路４０は、その内部状態が“１”であれば、
ｈｉｇｈに、“０”であれば、ｌｏｗに、制御プログラ
ム実行検出信号ｈを出力し続ける。中央処理回路４１は
、記憶回路４２に格納してあるプログラムをデータバス
ｋを経由して順次読みだし、実行する。中央処理回路４
１が入力命令を実行すると、Ｉ／Ｏ回路４０はソフトウ
ェアポーリング信号ｈ１の状態をＩ／Ｏ信号ｊに出力し
、中央処理回路４１はＩ／Ｏ信号ｊを入力する。また、
中央処理回路４１が出力命令を実行すると、Ｉ／Ｏ信号
ｊに“０”または“１”を出力し、Ｉ／Ｏ回路４０はそ
の内部状態をＩ／Ｏ信号ｊに応じて変化させ、制御プロ
グラム実行検出信号ｈを出力する。

【００３３】図７は、記憶回路４２に格納され、中央処
理回路４１で実行されるプログラムのフローチャートで
ある。電源投入後のステップ１００では、出力命令を実
行し、Ｉ／Ｏ回路４０の内部状態を“１”にする。ステ
ップ１０１では、変数Ｔ１に現在時刻を代入する。ステ
ップ１０２は、入力命令を実行しソフトウェアポーリン
グ信号ｈ１の状態が“１”であるか否かを判定し、ソフ
トウェアポーリング信号ｈ１の立ち上がりを検出する。 ステップ１０３は、入力命令を実行しソフトウェアポー
リング信号ｈ１の状態が“０”であるか否かを判定し、
ソフトウェアポーリング信号ｈ１の立ち下がりを検出す
る。ステップ１０２，１０３でソフトウェアポーリング
信号ｈ１の１パルスを検出したことになる。ステップ１
０４では、変数Ｔ２に現在時刻を代入する。ステップ１
０５は、Ｔ２−Ｔ１を求め、その値がｔ１以上であれば
ステップ１０６に分岐し、ｔ１以下であればステップ１
０７に分岐する。ステップ１０６は出力命令を実行し、
Ｉ／Ｏ回路４０の内部状態を“１”にする。ステップ１
０７は出力命令を実行し、Ｉ／Ｏ回路４０の内部状態を
“０”にする。ステップ１０８は、Ｔ１にＴ２の値を代
入する。

【００３４】

【発明の効果】本発明のインターロック回路は、インタ
ーロック回路の個々のインターロック機能の動作確認の
ために他のインターロックを外し、インターロック機能
の動作確認後インターロックを外したまま制御プログラ
ムを実行してもインターロック解除を自動的に無効にし
インターロック機能を動作させるため、インターロック
がかからず起こる事故を未然に防ぐことができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例におけるインターロック制御部３およ
びインターロック情報記憶部４とインターロック解除指
定部５−１のブロック図である。

【図３】本実施例におけるインターロック解除指定部５
−１の回路図である。

【図４】制御プログラム実行検出部６の論理構成図であ
る。

【図５】制御プログラム実行検出部６の動作タイミング
を示すタイミングチャートである。

【図６】制御プログラム実行検出部６の他の構成図であ
る。

【図７】中央処理回路４１のフローチャートである。

【図８】従来例を示すブロック図である。

【図９】従来例のインターロック制御部３とインターロ
ック情報記憶部４とインターロック解除指定部５のブロ
ック図である。

【符号の説明】

１　　　　機構制御部 ２　　　　機構状態検出部 ３　　　　インターロック制御部 ４　　　　インターロック情報記憶部 ５，５−１　　　　インターロック解除指定部６　　　
　制御プログラム実行検出部 ８　　　　制御プログラム実行・停止検出部１０，１１
，１２，１３　　　　ＥＸ−ＮＯＲ回路１４，１５　　
　　ＮＡＮＤ回路 １６，３４，３５　　　　ＡＮＤ回路 １７　　　　レジスタ回路 １８　　　　記憶回路 １９，２０　　　　インターロック解除指定スイッチ２
１　　　　電源 ２２　　　　電源リレー・スイッチ ２３　　　　スイッチ・コイル ２４　　　　インターロック解除指定スイッチ・コイル
２５　　　　インターロック解除指定スイッチ自己保持
用接点 ２６，２７　　　　インターロック解除指定接点３０，
３１，３２　　　　リトリガーブルモノステーブル回路 ３３　　　　ディレイ回路 ３６　　　　Ｄフリップフロップ回路 ４０　　　　Ｉ／Ｏ回路 ４１　　　　中央処理回路 ４２　　　　記憶回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　インターロック回路において、機構動
   作を制御する機構動作信号を出力する機構制御部と、前
   記機構の状態を示す機構状態検出信号を出力する機構状
   態検出部と、インターロックの条件であるインターロッ
   ク情報を出力するインターロック情報記憶部と、制御プ
   ログラムの実行状態を検出し制御プログラム実行検出信
   号を出力する制御プログラム実行検出部と、前記制御プ
   ログラム実行検出信号が制御プログラムの非実行状態を
   示し上位装置よりインターロック解除指定がある場合は
   インターロック解除指示信号を出力し前記制御プログラ
   ム実行検出信号が制御プログラムの実行状態を示す場合
   はインターロック実行指示信号を出力するインターロッ
   ク解除指定部と、前記インターロック解除指示信号を受
   けた場合は前記機構動作信号を後機構制御信号として後
   機構に出力し前記インターロック実行指示信号を受け前
   記機構状態検出信号と前記インターロック情報とが一致
   した場合は予じめ決められた極性の前記後機構制御信号
   を前記後機構に出力するインターロック制御部から構成
   されることを特徴とするインターロック回路。