JPH04312014A - スイッチトキャパシタフィルタおよびその回路 - Google Patents
スイッチトキャパシタフィルタおよびその回路Info
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- JPH04312014A JPH04312014A JP3079184A JP7918491A JPH04312014A JP H04312014 A JPH04312014 A JP H04312014A JP 3079184 A JP3079184 A JP 3079184A JP 7918491 A JP7918491 A JP 7918491A JP H04312014 A JPH04312014 A JP H04312014A
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- filter
- switched capacitor
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- scf
- capacitor filter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル自動車電話の
変調器等に用いるスイッチトキャパシタフィルタ（以下
、ＳＣＦと記す。）およびそれを用いた回路に関する。
変調器等に用いるスイッチトキャパシタフィルタ（以下
、ＳＣＦと記す。）およびそれを用いた回路に関する。
【０００２】
【従来の技術】図７は従来のＳＣＦ回路の概略構成を示
している。図７において、２０１はアナログ信号入力端
であり、２０２はクロック入力端である。２０３はクロ
ック発生器であり、２０４はＳＣＦ、２０５はサンプル
ホールド回路、２０６は低域通過型のアナログフィルタ
、２０７はアナログ信号出力端である。
している。図７において、２０１はアナログ信号入力端
であり、２０２はクロック入力端である。２０３はクロ
ック発生器であり、２０４はＳＣＦ、２０５はサンプル
ホールド回路、２０６は低域通過型のアナログフィルタ
、２０７はアナログ信号出力端である。
【０００３】次に上記従来例の動作について説明する。
上記従来のＳＣＦ回路は、２１ｋＨｚ矩形パルス列入力
に対して出力スペクトルが（数１）に示されるようなα
＝０．５ルートナイキスト特性になるように動作するも
のである。
に対して出力スペクトルが（数１）に示されるようなα
＝０．５ルートナイキスト特性になるように動作するも
のである。
【０００４】
【数１】
【０００５】図７において、クロック入力端２０２から
はシステムクロック５．３７６ＭＨｚが入力され、クロ
ック発生器２０３は、このクロックからＳＣＦ２０４お
よびサンプルホールド回路２０５の動作に必要なクロッ
クを発生させる。
はシステムクロック５．３７６ＭＨｚが入力され、クロ
ック発生器２０３は、このクロックからＳＣＦ２０４お
よびサンプルホールド回路２０５の動作に必要なクロッ
クを発生させる。
【０００６】アナログ信号入力端２０１から２１ｋＨｚ
矩形パルス列が入力されると、ＳＣＦ２０４は、アナロ
グ入力信号の振幅値を３３６ｋＨｚでサンプリングして
取り込み、フィルタ演算を実行する。さらにＳＣＦ２０
４の出力は、サンプルホールド回路２０５により０次ホ
ールドされ、図８のような出力波形が得られる。
矩形パルス列が入力されると、ＳＣＦ２０４は、アナロ
グ入力信号の振幅値を３３６ｋＨｚでサンプリングして
取り込み、フィルタ演算を実行する。さらにＳＣＦ２０
４の出力は、サンプルホールド回路２０５により０次ホ
ールドされ、図８のような出力波形が得られる。
【０００７】０次ホールドされた出力のスペクトルは、
（数２）のようになり、その結果、図９に示すようにサ
ンプリング周波数３３６ｋＨｚの整数倍の周波数に不要
なスペクトルを生じる。
（数２）のようになり、その結果、図９に示すようにサ
ンプリング周波数３３６ｋＨｚの整数倍の周波数に不要
なスペクトルを生じる。
【０００８】
【数２】
【０００９】アナログフィルタ２０６は、カットオフ周
波数５０ｋＨｚの３次バターワース特性を有し、上記不
要スペクトルを抑圧した後、アナログ出力端２０７に出
力する。図１０にアナログフィルタ２０６の回路例を示
す。
波数５０ｋＨｚの３次バターワース特性を有し、上記不
要スペクトルを抑圧した後、アナログ出力端２０７に出
力する。図１０にアナログフィルタ２０６の回路例を示
す。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＳＣＦ回路では、図１０に示したようなカットオフ
周波数が低く急峻な特性のアナログフィルタがポストフ
ィルタとして必要不可欠であり、この部分の無調整化お
よびＩＣ化が多くの場合困難になるという問題があった
。
来のＳＣＦ回路では、図１０に示したようなカットオフ
周波数が低く急峻な特性のアナログフィルタがポストフ
ィルタとして必要不可欠であり、この部分の無調整化お
よびＩＣ化が多くの場合困難になるという問題があった
。
【００１１】またポストフィルタの次数を低減して回路
の簡単化を図ろうとした場合は、サンプリング周波数を
高くしなければならず、本体側（ポストフィルタに対し
メイン側を意味する。）のＳＣＦの消費電力が増加する
という問題があった。
の簡単化を図ろうとした場合は、サンプリング周波数を
高くしなければならず、本体側（ポストフィルタに対し
メイン側を意味する。）のＳＣＦの消費電力が増加する
という問題があった。
【００１２】本発明は、このような従来の問題を解決す
るものであり、ポストフィルタ回路の調整を容易にする
優れたポストフィルタ用スイッチトキャパシタフィルタ
を提供することを目的とするものである。
るものであり、ポストフィルタ回路の調整を容易にする
優れたポストフィルタ用スイッチトキャパシタフィルタ
を提供することを目的とするものである。
【００１３】本発明の他の目的は、本体側のＳＣＦのサ
ンプリング周波数を低くして、回路の低消費電力化を図
ることのできる優れたスイッチトキャパシタフィルタ回
路を提供することを目的とするものである。
ンプリング周波数を低くして、回路の低消費電力化を図
ることのできる優れたスイッチトキャパシタフィルタ回
路を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ポストフィルタに、補間演算の係数で重
み付けした容量値の複数のコンデンサを備え、不要スペ
クトルを次数の低いアナログフィルタで十分抑圧できる
程度の十分高いサンプリング周波数で動作する第２のＳ
ＣＦをポストフィルタ用として使用し、本体側の第１の
ＳＣＦのサンプル出力をこれらのコンデンサに同時に記
憶し、次にこれらの電荷を第１のＳＣＦより高いサンプ
リング周波数で順次等間隔で取り出しながら非巡回型フ
ィルタ演算を行なうことにより、第１のＳＣＦ出力の高
次補間を実行して第１のＳＣＦ出力に含まれていたサン
プリング周波数の整数倍の不要スペクトルを抑圧するよ
うにしたものである。
成するために、ポストフィルタに、補間演算の係数で重
み付けした容量値の複数のコンデンサを備え、不要スペ
クトルを次数の低いアナログフィルタで十分抑圧できる
程度の十分高いサンプリング周波数で動作する第２のＳ
ＣＦをポストフィルタ用として使用し、本体側の第１の
ＳＣＦのサンプル出力をこれらのコンデンサに同時に記
憶し、次にこれらの電荷を第１のＳＣＦより高いサンプ
リング周波数で順次等間隔で取り出しながら非巡回型フ
ィルタ演算を行なうことにより、第１のＳＣＦ出力の高
次補間を実行して第１のＳＣＦ出力に含まれていたサン
プリング周波数の整数倍の不要スペクトルを抑圧するよ
うにしたものである。
【００１５】
【作用】したがって、本発明によれば、ポストフィルタ
用の十分高いサンプリング周波数で動作する第２のＳＣ
Ｆが、本体側の第１のＳＣＦの出力に対して高次の補間
を行なってその不要スペクトルを抑圧するので、最終的
には高いサンプリング周波数の整数倍の周波数に生ずる
不要スペクトルを次数の低いアナログフィルタで抑圧す
ればよいことになり、回路の無調整化あるいは低消費電
力化を図ることができる。
用の十分高いサンプリング周波数で動作する第２のＳＣ
Ｆが、本体側の第１のＳＣＦの出力に対して高次の補間
を行なってその不要スペクトルを抑圧するので、最終的
には高いサンプリング周波数の整数倍の周波数に生ずる
不要スペクトルを次数の低いアナログフィルタで抑圧す
ればよいことになり、回路の無調整化あるいは低消費電
力化を図ることができる。
【００１６】
【実施例】図４は本発明の一実施例におけるＳＣＦ回路
の概略ブロック図を示している。図１において、１０１
はアナログ信号入力端であり、１０２はクロック入力端
である。１０３はクロック入力端１０２からシステムク
ロックを入力されるクロック発生器であり、第１ＳＣＦ
１０４、第２ＳＣＦ１０５およびサンプルホールド回路
１０６に接続されている。１０４は第１ＳＣＦであり、
アナログ信号入力端１０１からアナログ信号を受けてフ
ィルタ演算を実行する。１０５は第２ＳＣＦであり、第
１ＳＣＦ１０４の出力を１次補間する。１０６はサンプ
ルホールド回路であり、第２ＳＣＦ１０５の出力を０次
サンプルホールドする。１０７は低域通過型のアナログ
フィルタであり、サンプルホールド回路１０６の出力の
不要スペクトルを抑圧する。１０８はアナログ信号出力
端である。
の概略ブロック図を示している。図１において、１０１
はアナログ信号入力端であり、１０２はクロック入力端
である。１０３はクロック入力端１０２からシステムク
ロックを入力されるクロック発生器であり、第１ＳＣＦ
１０４、第２ＳＣＦ１０５およびサンプルホールド回路
１０６に接続されている。１０４は第１ＳＣＦであり、
アナログ信号入力端１０１からアナログ信号を受けてフ
ィルタ演算を実行する。１０５は第２ＳＣＦであり、第
１ＳＣＦ１０４の出力を１次補間する。１０６はサンプ
ルホールド回路であり、第２ＳＣＦ１０５の出力を０次
サンプルホールドする。１０７は低域通過型のアナログ
フィルタであり、サンプルホールド回路１０６の出力の
不要スペクトルを抑圧する。１０８はアナログ信号出力
端である。
【００１７】次に上記実施例の動作について説明する。
本実施例のスイッチトキャパシタフィルタ回路は、２１
ｋＨｚ矩形パルス列入力に対して出力スペクトルが（数
３）に示されるようなα＝０．５ルートナイキスト特性
になるように動作するものである。
ｋＨｚ矩形パルス列入力に対して出力スペクトルが（数
３）に示されるようなα＝０．５ルートナイキスト特性
になるように動作するものである。
【００１８】
【数３】
【００１９】図４において、アナログ信号入力端１０１
から２１ｋＨｚ矩形パルス列が入力されると、第１ＳＣ
Ｆ１０４はアナログ入力信号の振幅値を間隔Ｔ１＝３３
６ｋＨｚでサンプリングして取り込み、フィルタ演算を
実行する。第１ＳＣＦ１０４の出力は、第２ＳＣＦ１０
５により１次補間され、サンプリング間隔Ｔ２＝１．３
４４ＭＨｚで出力される。第１ＳＣＦ１０４の出力が第
２ＳＣＦ１０５によって１次補間された時のパワースペ
クトルは、（数４）で与えられ、図５のようになる。
から２１ｋＨｚ矩形パルス列が入力されると、第１ＳＣ
Ｆ１０４はアナログ入力信号の振幅値を間隔Ｔ１＝３３
６ｋＨｚでサンプリングして取り込み、フィルタ演算を
実行する。第１ＳＣＦ１０４の出力は、第２ＳＣＦ１０
５により１次補間され、サンプリング間隔Ｔ２＝１．３
４４ＭＨｚで出力される。第１ＳＣＦ１０４の出力が第
２ＳＣＦ１０５によって１次補間された時のパワースペ
クトルは、（数４）で与えられ、図５のようになる。
【００２０】
【数４】
【００２１】第２ＳＣＦ１０５は、上記１次補間した信
号をサンプリング周波数１．３４４ＭＨｚで計算して出
力するが、その際、基底帯域に混入する折り返し雑音は
、図５から明らかなように、−８０ｄＢ未満であり問題
はない。そして第２ＳＣＦ１０５の出力は、サンプルホ
ールド回路１０６により０次ホールドされ、図６のよう
な出力波形が得られる。
号をサンプリング周波数１．３４４ＭＨｚで計算して出
力するが、その際、基底帯域に混入する折り返し雑音は
、図５から明らかなように、−８０ｄＢ未満であり問題
はない。そして第２ＳＣＦ１０５の出力は、サンプルホ
ールド回路１０６により０次ホールドされ、図６のよう
な出力波形が得られる。
【００２２】ここで、図５に示すように３３６ｋＨｚで
の不要スペクトルは１次補間の効果によってすでに−６
０ｄＢ未満となっているので、後段のアナログフィルタ
１０７では、第２ＳＣＦ１０５のサンプリング周波数１
．３４４ＭＨｚの整数倍の不要スペクトルを抑圧できれ
ば良いことになる。そこで、カットオフ周波数２００ｋ
Ｈｚの１次ＣＲフィルタで構成されたアナログフィルタ
１０７は、上記不要スペクトルを−６０ｄＢ以下に抑圧
し、アナログ出力端１０８に出力する。
の不要スペクトルは１次補間の効果によってすでに−６
０ｄＢ未満となっているので、後段のアナログフィルタ
１０７では、第２ＳＣＦ１０５のサンプリング周波数１
．３４４ＭＨｚの整数倍の不要スペクトルを抑圧できれ
ば良いことになる。そこで、カットオフ周波数２００ｋ
Ｈｚの１次ＣＲフィルタで構成されたアナログフィルタ
１０７は、上記不要スペクトルを−６０ｄＢ以下に抑圧
し、アナログ出力端１０８に出力する。
【００２３】なお、クロック入力端１０２からはシステ
ムクロック５．３７６ＭＨｚが入力され、クロック発生
器１０３は、このクロックから第１ＳＣＦ１０４、第２
ＳＣＦ１０５およびサンプルホールド回路１０６の動作
に必要なクロックを発生させる。
ムクロック５．３７６ＭＨｚが入力され、クロック発生
器１０３は、このクロックから第１ＳＣＦ１０４、第２
ＳＣＦ１０５およびサンプルホールド回路１０６の動作
に必要なクロックを発生させる。
【００２４】図３は第２ＳＣＦ１０５のタイミングチャ
ートを示している。図３において、φ１，φ２は、第１
ＳＣＦ１０４の出力を取り込む入力クロックであり、φ
３，φ４，φ５，φ６，φ７，φ８，φ１０は、第１Ｓ
ＣＦ１０４の出力の１次ホールド出力を計算するための
制御クロックである。なお、φ１，φ２も制御クロック
として用いられる。φ９は第２ＳＣＦ１０５の出力クロ
ックである。
ートを示している。図３において、φ１，φ２は、第１
ＳＣＦ１０４の出力を取り込む入力クロックであり、φ
３，φ４，φ５，φ６，φ７，φ８，φ１０は、第１Ｓ
ＣＦ１０４の出力の１次ホールド出力を計算するための
制御クロックである。なお、φ１，φ２も制御クロック
として用いられる。φ９は第２ＳＣＦ１０５の出力クロ
ックである。
【００２５】次に、図１を参照して第２ＳＣＦ１０５の
回路の詳細について説明する。図１において、１は入力
端子であり、φ１＝Ｈの時短絡するアナログスイッチ２
およびφ２＝Ｈの時短絡するアナログスイッチ３にそれ
ぞれ接続されている。アナログスイッチ２には、アナロ
グスイッチ４〜１０およびコンデンサ１１〜１７が接続
され、コンデンサ１１〜１７の他端には、それぞれアナ
ログスイッチ１８〜２４および２５〜３１が接続されて
いる。アナログスイッチ４および２５はφ３＝Ｈの時短
絡になり、アナログスイッチ５および２６はφ４＝Ｈの
時短絡になる。アナログスイッチ６および２７はφ５＝
Ｈの時、アナログスイッチ７および２８はφ２＝Ｈの時
、アナログスイッチ８および２９はφ６＝Ｈの時、アナ
ログスイッチ９および３０はφ７＝Ｈの時、アナログス
イッチ１０および３１はφ８＝Ｈの時、それぞれ短絡に
なる。アナログスイッチ１８〜２４はφ１＝Ｈの時短絡
になる。コンデンサ１１は０．３ｐＦ、１２は０．６ｐ
Ｆ、１３は０．９ｐＦ、１４は１．２ｐＦ、１５は０．
９ｐＦ、１６は０．６ｐＦ、１７は０．３ｐＦである。
回路の詳細について説明する。図１において、１は入力
端子であり、φ１＝Ｈの時短絡するアナログスイッチ２
およびφ２＝Ｈの時短絡するアナログスイッチ３にそれ
ぞれ接続されている。アナログスイッチ２には、アナロ
グスイッチ４〜１０およびコンデンサ１１〜１７が接続
され、コンデンサ１１〜１７の他端には、それぞれアナ
ログスイッチ１８〜２４および２５〜３１が接続されて
いる。アナログスイッチ４および２５はφ３＝Ｈの時短
絡になり、アナログスイッチ５および２６はφ４＝Ｈの
時短絡になる。アナログスイッチ６および２７はφ５＝
Ｈの時、アナログスイッチ７および２８はφ２＝Ｈの時
、アナログスイッチ８および２９はφ６＝Ｈの時、アナ
ログスイッチ９および３０はφ７＝Ｈの時、アナログス
イッチ１０および３１はφ８＝Ｈの時、それぞれ短絡に
なる。アナログスイッチ１８〜２４はφ１＝Ｈの時短絡
になる。コンデンサ１１は０．３ｐＦ、１２は０．６ｐ
Ｆ、１３は０．９ｐＦ、１４は１．２ｐＦ、１５は０．
９ｐＦ、１６は０．６ｐＦ、１７は０．３ｐＦである。
【００２６】アナログスイッチ３には、アナログスイッ
チ３２〜３８およびコンデンサ３９〜４５が接続され、
コンデンサ３９〜４５の他端には、それぞれアナログス
イッチ４６〜５２および５３〜５９が接続されている。 アナログスイッチ３２，５３はφ６＝Ｈの時短絡になり
、３３，５４はφ７＝Ｈの時、３４，５５はφ８＝Ｈの
時、３５，５６はφ１＝Ｈの時、３６，５７はφ３＝Ｈ
の時、３７，５８はφ４＝Ｈの時、３８，５９はφ５＝
Ｈの時、それぞれ短絡になる。アナログスイッチ４６〜
５２はφ２＝Ｈの時短絡になる。コンデンサ３９は０．
３ｐＦ、４０は０．６ｐＦ、４１は０．９ｐＦ、４２は
１．２ｐＦ、４３は０．９ｐＦ、４４は０．６ｐＦ、４
５は０．３ｐＦである。
チ３２〜３８およびコンデンサ３９〜４５が接続され、
コンデンサ３９〜４５の他端には、それぞれアナログス
イッチ４６〜５２および５３〜５９が接続されている。 アナログスイッチ３２，５３はφ６＝Ｈの時短絡になり
、３３，５４はφ７＝Ｈの時、３４，５５はφ８＝Ｈの
時、３５，５６はφ１＝Ｈの時、３６，５７はφ３＝Ｈ
の時、３７，５８はφ４＝Ｈの時、３８，５９はφ５＝
Ｈの時、それぞれ短絡になる。アナログスイッチ４６〜
５２はφ２＝Ｈの時短絡になる。コンデンサ３９は０．
３ｐＦ、４０は０．６ｐＦ、４１は０．９ｐＦ、４２は
１．２ｐＦ、４３は０．９ｐＦ、４４は０．６ｐＦ、４
５は０．３ｐＦである。
【００２７】アナログスイッチ２５〜３１および５３〜
５９は、共にオペアンプ６０の入力側に接続されている
。オペアンプ６０の入力側と出力側との間には、コンデ
ンサ６１が接続され、またアナログスイッチ６２，６３
およびコンデンサ６４およびアナログスイッチ６５，６
６がこれに並列に接続されている。また、オペアンプ６
０の出力側には出力端子６７が接続されている。アナロ
グスイッチ６２，６５はφ９＝Ｈの時短絡になり、６３
，６６はφ１０＝Ｈの時短絡になる。コンデンサ６１，
６４は１．２ｐＦである。
５９は、共にオペアンプ６０の入力側に接続されている
。オペアンプ６０の入力側と出力側との間には、コンデ
ンサ６１が接続され、またアナログスイッチ６２，６３
およびコンデンサ６４およびアナログスイッチ６５，６
６がこれに並列に接続されている。また、オペアンプ６
０の出力側には出力端子６７が接続されている。アナロ
グスイッチ６２，６５はφ９＝Ｈの時短絡になり、６３
，６６はφ１０＝Ｈの時短絡になる。コンデンサ６１，
６４は１．２ｐＦである。
【００２８】次に、図１、図２および図３を参照して第
２ＳＣＦ１０５の動作について説明する。図１において
、入力端子１からＴ１＝３３６ｋＨｚサンプリング間隔
で変化する第１ＳＣＦ１０４の出力が入力すると、クロ
ックφ１，φ２でこれらを交互に取り込む。φ１＝Ｈの
時は、アナログスイッチ２および１８〜２４が短絡し、
コンデンサ１１〜１７が同時に充電される。同様にφ２
＝Ｈの時は、アナログスイッチ３および４６〜５２が短
絡し、コンデンサ３９〜４５が同時に充電される。 これら上記２組のコンデンサの容量値は、それぞれ図２
に示すように、１次補間を行なうための非巡回型フィル
タのインパルス応答で重み付けがされているので、１サ
ンプルの入力からインパルス応答の７サンプル（図２に
おいて、ｈ（０）＝ｈ（８）＝０なのでｈ（１）〜ｈ（
７）の７サンプル）が電荷として記憶される。φ３＝Ｈ
の時は、アナログスイッチ４，２５および３６，５７が
短絡し、コンデンサ１１および４３の電荷の加算が行な
われ、オペアンプ６０の出力に電圧として取り出される
。なお、本回路は積分回路なので、上記加算実行時にコ
ンデンサ６４に記憶しておいた１サンプル前の出力を引
くことにより、非巡回型フィルタ演算を実行するように
している。またコンデンサ６４は、φ１０＝Ｈの時に充
電する。
２ＳＣＦ１０５の動作について説明する。図１において
、入力端子１からＴ１＝３３６ｋＨｚサンプリング間隔
で変化する第１ＳＣＦ１０４の出力が入力すると、クロ
ックφ１，φ２でこれらを交互に取り込む。φ１＝Ｈの
時は、アナログスイッチ２および１８〜２４が短絡し、
コンデンサ１１〜１７が同時に充電される。同様にφ２
＝Ｈの時は、アナログスイッチ３および４６〜５２が短
絡し、コンデンサ３９〜４５が同時に充電される。 これら上記２組のコンデンサの容量値は、それぞれ図２
に示すように、１次補間を行なうための非巡回型フィル
タのインパルス応答で重み付けがされているので、１サ
ンプルの入力からインパルス応答の７サンプル（図２に
おいて、ｈ（０）＝ｈ（８）＝０なのでｈ（１）〜ｈ（
７）の７サンプル）が電荷として記憶される。φ３＝Ｈ
の時は、アナログスイッチ４，２５および３６，５７が
短絡し、コンデンサ１１および４３の電荷の加算が行な
われ、オペアンプ６０の出力に電圧として取り出される
。なお、本回路は積分回路なので、上記加算実行時にコ
ンデンサ６４に記憶しておいた１サンプル前の出力を引
くことにより、非巡回型フィルタ演算を実行するように
している。またコンデンサ６４は、φ１０＝Ｈの時に充
電する。
【００２９】以下同様に、φ４＝Ｈの時、アナログスイ
ッチ５，２６および３７，５８が短絡し、コンデンサ１
２および４４の電荷の加算が行なわれ、オペアンプ６０
の出力に電圧として取り出される。
ッチ５，２６および３７，５８が短絡し、コンデンサ１
２および４４の電荷の加算が行なわれ、オペアンプ６０
の出力に電圧として取り出される。
【００３０】φ５＝Ｈの時は、アナログスイッチ６，２
７および３８，５９が短絡し、コンデンサ１３および４
５の電荷の加算が行なわれ、オペアンプ６０の出力に電
圧として取り出される。
７および３８，５９が短絡し、コンデンサ１３および４
５の電荷の加算が行なわれ、オペアンプ６０の出力に電
圧として取り出される。
【００３１】φ２＝Ｈの時は、アナログスイッチ７およ
び２８が短絡し、コンデンサ１４の電荷がオペアンプ６
０の出力に電圧として取り出される。
び２８が短絡し、コンデンサ１４の電荷がオペアンプ６
０の出力に電圧として取り出される。
【００３２】φ６＝Ｈの時は、アナログスイッチ８，２
９および３２，５３が短絡し、コンデンサ１５および３
９の電荷の加算が行なわれ、オペアンプ６０の出力に電
圧として取り出される。
９および３２，５３が短絡し、コンデンサ１５および３
９の電荷の加算が行なわれ、オペアンプ６０の出力に電
圧として取り出される。
【００３３】φ７＝Ｈの時は、アナログスイッチ９，３
０および３３，５４が短絡し、コンデンサ１６および４
０の電荷の加算が行なわれ、オペアンプ６０の出力に電
圧として取り出される。
０および３３，５４が短絡し、コンデンサ１６および４
０の電荷の加算が行なわれ、オペアンプ６０の出力に電
圧として取り出される。
【００３４】φ８＝Ｈの時は、アナログスイッチ１０，
３１および３４，５５が短絡し、コンデンサ１７および
４１の電荷の加算が行なわれ、オペアンプ６０の出力に
電圧として取り出される。
３１および３４，５５が短絡し、コンデンサ１７および
４１の電荷の加算が行なわれ、オペアンプ６０の出力に
電圧として取り出される。
【００３５】φ１＝Ｈの時は、アナログスイッチ３５お
よび５６が短絡し、コンデンサ４２の電荷がオペアンプ
６０の出力に電圧として取り出される。
よび５６が短絡し、コンデンサ４２の電荷がオペアンプ
６０の出力に電圧として取り出される。
【００３６】第２ＳＣＦ１０５は、これらの演算により
、３３６ｋＨｚサンプリング入力を１次ホールドした場
合の１．３４４ＭＨｚサンプル信号を逐次計算する。
、３３６ｋＨｚサンプリング入力を１次ホールドした場
合の１．３４４ＭＨｚサンプル信号を逐次計算する。
【００３７】このように、上記実施例によれば、４倍の
サンプリング周波数で動作する第２ＳＣＦ１０５によっ
て第１ＳＣＦ１０４出力の１次ホールドサンプル信号を
求めると、３３６ｋＨｚの整数倍の不要スペクトルが抑
圧されるので、終段のアナログフィルタの次数を低減で
き、回路の無調整化を図ることができる。
サンプリング周波数で動作する第２ＳＣＦ１０５によっ
て第１ＳＣＦ１０４出力の１次ホールドサンプル信号を
求めると、３３６ｋＨｚの整数倍の不要スペクトルが抑
圧されるので、終段のアナログフィルタの次数を低減で
き、回路の無調整化を図ることができる。
【００３８】なお、上記実施例では、第１ＳＣＦ１０４
のサンプリング周波数を３３６ｋＨｚとしたが、第２Ｓ
ＣＦ１０５のコンデンサを増やせば、より低いサンプリ
ング周波数で動作させることも可能であり、この場合は
第１ＳＣＦ１０４の低消費電力化を図ることもできる。
のサンプリング周波数を３３６ｋＨｚとしたが、第２Ｓ
ＣＦ１０５のコンデンサを増やせば、より低いサンプリ
ング周波数で動作させることも可能であり、この場合は
第１ＳＣＦ１０４の低消費電力化を図ることもできる。
【００３９】さらに、上記実施例では、第２ＳＣＦ１０
５は１次補間の演算のみを実行するが、コンデンサの容
量値を変更すれば、より高次の補間も可能であり、また
コンデンサの数を増やせば、１次補間と低域通過フィル
タ演算を同時に実行することも可能であり、これらの場
合は、３３６ｋＨｚの整数倍の不要スペクトルを、より
低減することができる。
５は１次補間の演算のみを実行するが、コンデンサの容
量値を変更すれば、より高次の補間も可能であり、また
コンデンサの数を増やせば、１次補間と低域通過フィル
タ演算を同時に実行することも可能であり、これらの場
合は、３３６ｋＨｚの整数倍の不要スペクトルを、より
低減することができる。
【００４０】
【発明の効果】本発明は、上記実施例から明らかなよう
に、本体側の第１のＳＣＦのポストフィルタを、より高
いサンプリング周波数で１次補間演算を実行する第２の
ＳＣＦを使用し、これと次数の低いアナログフィルタで
ポストフィルタを構成し、これにより不要スペクトルを
抑圧するので、回路の無調整化を図ることができるとい
う効果を有する。
に、本体側の第１のＳＣＦのポストフィルタを、より高
いサンプリング周波数で１次補間演算を実行する第２の
ＳＣＦを使用し、これと次数の低いアナログフィルタで
ポストフィルタを構成し、これにより不要スペクトルを
抑圧するので、回路の無調整化を図ることができるとい
う効果を有する。
【００４１】さらに本発明によれば、ポストフィルタと
しての第２のＳＣＦのコンデンサを増やすことにより、
本体側の第１のＳＣＦをより低いサンプリング周波数で
動作させることが可能であり、回路の低消費電力化を図
ることができるという効果を有する。
しての第２のＳＣＦのコンデンサを増やすことにより、
本体側の第１のＳＣＦをより低いサンプリング周波数で
動作させることが可能であり、回路の低消費電力化を図
ることができるという効果を有する。
【図１】本発明の一実施例を示す第２ＳＣＦの回路図
【
図２】本発明の一実施例におけるポストフィルタインパ
ルス応答波形図
図２】本発明の一実施例におけるポストフィルタインパ
ルス応答波形図
【図３】本発明の一実施例におけるポストフィルタタイ
ミングチャート
ミングチャート
【図４】本発明の一実施例を示すＳＣＦ回路のブロック
図
図
【図５】本発明の一実施例における第１ＳＣＦの１次ホ
ールド出力スペクトル図
ールド出力スペクトル図
【図６】本発明の一実施例におけるポストフィルタ出力
波形図
波形図
【図７】従来のＳＣＦ回路のブロック図
【図８】従来例
におけるサンプルホールド出力波形図
におけるサンプルホールド出力波形図
【図９】従来例に
おけるポストフィルタ出力スペクトル図
おけるポストフィルタ出力スペクトル図
【図１０】従来例におけるポストフィルタ回路図
１ 入力端子
２〜１０，１８〜３１，３２〜３８，４６〜５９，６２
，６３，６５，６６アナログスイッチ１１〜１７，３９
〜４５，６１，６４ コンデンサ６０ オペアンプ ６７ 出力端子 １０１ アナログ信号入力端 １０２ クロック入力端 １０３ クロック発生器 １０４ 第１ＳＣＦ（スイッチトキャパシタフィルタ
）１０５ 第２ＳＣＦ（スイッチトキャパシタフィル
タ）１０６ サンプルホールド回路 １０７ アナログフィルタ １０８ アナログ信号出力端 φ１〜φ１０ クロック
，６３，６５，６６アナログスイッチ１１〜１７，３９
〜４５，６１，６４ コンデンサ６０ オペアンプ ６７ 出力端子 １０１ アナログ信号入力端 １０２ クロック入力端 １０３ クロック発生器 １０４ 第１ＳＣＦ（スイッチトキャパシタフィルタ
）１０５ 第２ＳＣＦ（スイッチトキャパシタフィル
タ）１０６ サンプルホールド回路 １０７ アナログフィルタ １０８ アナログ信号出力端 φ１〜φ１０ クロック
Claims (3)
- 【請求項１】 サンプリング間隔Ｔ１のサンプル入力
信号をＴ１間隔で同時に取り込む補間演算の係数で重み
付けした容量値の複数のコンデンサを備え、上記コンデ
ンサをＴ１より狭いサンプリング間隔Ｔ２で順次等間隔
でアクセスしながら非巡回型フィルタ演算を行なうこと
により高次の補間を実行し、入力サンプル信号に含まれ
る１／Ｔ１の整数倍の周波数に含まれる不要スペクトル
を抑圧するようにしたスイッチトキャパシタフィルタ。 - 【請求項２】 スイッチトキャパシタフィルタのポス
トフィルタを、高次補間演算を実行する請求項１記載の
スイッチトキャパシタフィルタと次数の低いアナログフ
ィルタとで構成したスイッチトキャパシタフィルタ回路
。 - 【請求項３】 アナログ信号を受けてフィルタ演算を
実行する第１のスイッチトキャパシタフィルタと、前記
第１のスイッチトキャパシタフィルタの出力を１次補間
する請求項１記載の第２のスイッチトキャパシタフィル
タと、前記第２のスイッチトキャパシタフィルタの出力
を０次サンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路の出力の不要スペクトルを抑
圧する低域通過型のアナログフィルタと、システムクロ
ックを受けて前記第１および第２のスイッチトキャパシ
タおよび前記サンプルホールド回路の動作に必要なクロ
ックを発生させるクロック発生器とを備えたスイッチト
キャパシタフィルタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079184A JPH04312014A (ja) | 1991-04-11 | 1991-04-11 | スイッチトキャパシタフィルタおよびその回路 |
| US07/853,794 US5327092A (en) | 1991-04-11 | 1992-03-19 | Switched capacitor filter circuit employing two switched capacitor filters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079184A JPH04312014A (ja) | 1991-04-11 | 1991-04-11 | スイッチトキャパシタフィルタおよびその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312014A true JPH04312014A (ja) | 1992-11-04 |
Family
ID=13682894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079184A Pending JPH04312014A (ja) | 1991-04-11 | 1991-04-11 | スイッチトキャパシタフィルタおよびその回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5327092A (ja) |
| JP (1) | JPH04312014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012531094A (ja) * | 2009-06-19 | 2012-12-06 | アレグロ・マイクロシステムズ・インコーポレーテッド | スイッチトキャパシタノッチフィルタ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517140A (en) * | 1994-04-14 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Sample and hold circuit |
| US5659269A (en) * | 1995-03-13 | 1997-08-19 | Harris Corporation | Zero phase error switched-capacitor phase locked loop filter |
| US5680072A (en) * | 1996-01-24 | 1997-10-21 | Harris Corporation | Differential interpolating switched capacitor filter and method |
| US5798724A (en) * | 1996-02-14 | 1998-08-25 | Harris Corporation | Interpolating digital to analog converter architecture for improved spurious signal suppression |
| JP3391442B2 (ja) * | 1999-11-05 | 2003-03-31 | 日本電気株式会社 | クロック識別再生回路及びクロック識別再生方法 |
| GB2358097A (en) | 1999-12-22 | 2001-07-11 | Ericsson Telefon Ab L M | A low voltage switched capacitor differential amplifier with improved dynamic range |
| JP3657188B2 (ja) | 2000-10-31 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | 装置及びその動作方法 |
| US6552676B1 (en) * | 2001-09-14 | 2003-04-22 | Nokia Corporation | Method and apparatus for power reduction in switched capacitor circuits |
| US8416014B2 (en) * | 2010-03-12 | 2013-04-09 | Allegro Microsystems, Inc. | Switched capacitor notch filter with fast response time |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245305A (ja) * | 1984-05-19 | 1985-12-05 | Fujitsu Ltd | トランスバ−サルフイルタ |
| JPS61177810A (ja) * | 1985-02-04 | 1986-08-09 | Nec Corp | スイツチドキヤパシタフイルタ |
| JPS61198909A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | スイツチトキヤパシタ自動線路等化器 |
| JPS61198910A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | スイツチトキヤパシタ型トランスバ−サルフイルタ |
| JPS6324709A (ja) * | 1986-07-17 | 1988-02-02 | Matsushita Electric Ind Co Ltd | フイルタ装置 |
| JPS6416010A (en) * | 1987-07-09 | 1989-01-19 | Oki Electric Ind Co Ltd | Switched capacitor filter |
| JPH01155709A (ja) * | 1987-12-11 | 1989-06-19 | Nippon Telegr & Teleph Corp <Ntt> | スイツチトキヤパシタフイルタ回路 |
| JPH0229111A (ja) * | 1988-07-19 | 1990-01-31 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタ装置 |
| JPH0229110A (ja) * | 1988-07-19 | 1990-01-31 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタ装置 |
| JPH0296417A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | 多モード周波数用スイッチトキャパシタフィルタ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166324A (en) * | 1979-06-14 | 1980-12-25 | Fujitsu Ltd | Switched capacitor filter |
| US4375625A (en) * | 1981-05-21 | 1983-03-01 | Gte Automatic Electric Laboratories, Inc. | Switched-capacitor source resistor simulation circuit |
| US4644304A (en) * | 1981-08-17 | 1987-02-17 | The Regents Of The University Of Calif. | Switched-capacitor pseudo-n-path filter |
| US4546324A (en) * | 1982-12-27 | 1985-10-08 | Intersil, Inc. | Digitally switched analog signal conditioner |
| US4849662A (en) * | 1986-04-14 | 1989-07-18 | Crystal Semiconductor Corporation | Switched-capacitor filter having digitally-programmable capacitive element |
| FR2619973B1 (fr) * | 1987-08-26 | 1990-01-05 | France Etat | Dispositif de filtre echantillonne a capacites commutees |
-
1991
- 1991-04-11 JP JP3079184A patent/JPH04312014A/ja active Pending
-
1992
- 1992-03-19 US US07/853,794 patent/US5327092A/en not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245305A (ja) * | 1984-05-19 | 1985-12-05 | Fujitsu Ltd | トランスバ−サルフイルタ |
| JPS61177810A (ja) * | 1985-02-04 | 1986-08-09 | Nec Corp | スイツチドキヤパシタフイルタ |
| JPS61198909A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | スイツチトキヤパシタ自動線路等化器 |
| JPS61198910A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | スイツチトキヤパシタ型トランスバ−サルフイルタ |
| JPS6324709A (ja) * | 1986-07-17 | 1988-02-02 | Matsushita Electric Ind Co Ltd | フイルタ装置 |
| JPS6416010A (en) * | 1987-07-09 | 1989-01-19 | Oki Electric Ind Co Ltd | Switched capacitor filter |
| JPH01155709A (ja) * | 1987-12-11 | 1989-06-19 | Nippon Telegr & Teleph Corp <Ntt> | スイツチトキヤパシタフイルタ回路 |
| JPH0229111A (ja) * | 1988-07-19 | 1990-01-31 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタ装置 |
| JPH0229110A (ja) * | 1988-07-19 | 1990-01-31 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタ装置 |
| JPH0296417A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | 多モード周波数用スイッチトキャパシタフィルタ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012531094A (ja) * | 2009-06-19 | 2012-12-06 | アレグロ・マイクロシステムズ・インコーポレーテッド | スイッチトキャパシタノッチフィルタ |
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| Publication number | Publication date |
|---|---|
| US5327092A (en) | 1994-07-05 |
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