JPH04314116A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に構成さ
れたマイクロコンピュータに利用され、特に、自励発振
器および発振が安定するまでの時間をカウントするカウ
ンタを内蔵したマイクロコンピュータに関する。

【０００２】

【従来の技術】図４は従来のマイクロコンピュータの一
例の要部を示すブロック構成図である。

【０００３】この従来例は、自励の発振器４６と、発振
安定時間をカウントするカウンタ４０および中央処理装
置を動作させるためのシステムクロック生成回路７とを
含んでいる。なお、８はシュミットトリガバッファ、１
３はＰチャネルＭＯＳトランジスタ、１４はＮチャネル
ＭＯＳトランジスタ、１７および１８は発振端子、４２
はフリップフロップ、４４は帰還回路、ならびに４５は
付加回路である。

【０００４】図５は図４の動作を示すタイミングチャー
トである。

【０００５】図４において、システムクロック生成回路
７への元クロック信号４７を自励発振により得る場合に
は、振動子を含む帰還回路４４を発振器４６の発振端子
１７および１８に接続する。またシステムクロック生成
回路７への元クロック信号４７を外部クロック信号４８
により得る場合には、発振器４６の発振端子１７への入
力信号が、発振端子１８への入力信号の逆相となるよう
に付加回路４５を設けて、発振端子１７および１８へ接
続する。

【０００６】自励発振を行った場合、発振器４６からの
元クロック信号４７の波形は図５に示すように発振が安
定するまでに一定時間を要する。発振が不安定な期間に
元クロック信号４７をシステムクロック生成回路７への
クロック供給源として用いると、安定したシステムクロ
ック信号４９が生成できず、マイクロコンピュータが誤
動作する可能性がある。そこで、発振が安定するまでの
期間は、システムクロック生成回路７を、リセット端子
２６から入力されるリセット信号５０により、リセット
状態にしてシステムクロック信号４９の生成を行わず、
発振が十分安定するまでの時間をカウンタ４０によりカ
ウントしカウンタ４０からの第一の制御信号としてのオ
ーバーフロー信号４１でＲＳ型のフリップフロップ４２
からの内部リセット信号４３を反転させてシステムクロ
ック生成回路７のリセットを解除する。以上の構成をと
ることにより発振が十分に安定した後の元クロック信号
４７をシステムクロック生成回路７へのクロック供給源
として使用できるので、安定したシステムクロック信号
４９が提供される。前述の動作は自励発振の代わりに外
部クロック信号４８を用いても同様である。

【０００７】

【発明が解決しようとする課題】前述したように、従来
のマイクロコンピュータでは、自励発振を行わず外部ク
ロック信号４８にて動作させる場合には、最初から振幅
および信号幅とも安定した元クロック信号４７が供給さ
れるため、本来カウンタ４０は不要である。しかし、マ
イクロコンピュータ側では、自励発振を行うのか外部ク
ロック信号を供給されるのかの判断ができないため、外
部クロック動作時もカウンタ４０からのオーバーフロー
信号４１が出力されるまで中央処理装置が動作できず、
この期間がマイクロコンピュータにとって全く無駄な時
間になる欠点があった。

【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、外部クロック動作時に、無駄な時間を生じる
ことなく動作できるマイクロコンピュータを提供するこ
とにある。

【０００９】

【課題を解決するための手段】本発明は、システムクロ
ック信号の元となる元クロック信号を自励発振または外
部クロック信号により生成する発振手段と、この発振手
段から出力される自励発振時の前記元クロック信号を入
力しその元クロック信号が安定するまでの時間をカウン
トし第一の制御信号を出力するカウンタと、前記元クロ
ック信号およびリセット信号を入力し前記第一の制御信
号に従ってシステムクロック信号を出力するシステムク
ロック生成手段とを備えたマイクロコンピュータにおい
て、前記リセット信号により前記発振手段をリセット状
態に制御するリセット制御手段と、前記発振手段がリセ
ット状態にあるとき、前記発振手段への前記外部クロッ
ク信号の入力を検出し、前記システムクロック生成手段
におけるシステムクロック信号の生成を制御する第二の
制御信号を出力するシステムクロック制御手段とを備え
たことを特徴とする。

【００１０】

【作用】リセット信号がアクティブな場合、リセット制
御手段により発振手段をリセット状態にする。そして、
このリセット期間中に外部クロック信号が入力された場
合、システムクロック制御手段はこれを検出し、カウン
タからの第一の制御信号に代わり、カウンタを通さない
、外部クロック信号に基づいて生成された元クロック信
号により、システムクロック生成回路への内部リセット
信号が入力されるように制御を行う。

【００１１】従って、外部クロック動作時にはカウンタ
によるカウントが無くなり、無駄な時間を生じることを
なくしシステムを動作させることが可能となる。

【００１２】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１３】図１は本発明の第一実施例の要部を示すブ
ロック構成図である。なお、図１においては、簡単のた
めに、図４における帰還回路４４および付加回路４５を
省いている。

【００１４】本第一実施例は、システムクロック信号３
１の元クロック信号２７を自励発振または図外の外部ク
ロック信号により生成する発振手段としての発振器１と
、この発振器１から出力される自励発振時の元クロック
信号２７を入力しその元クロック信号２７が安定するま
での時間をカウントし第一の制御信号としてのオーバー
フロー信号２１を出力するカウンタ２と、元クロック信
号２７およびリセット端子２６からのリセット信号３０
を入力し、オーバーフロー信号２１に従ってシステムク
ロック信号３１を出力するシステムクロック生成手段と
しての、オーバーフロー信号２１およびリセット信号３
０を入力し内部リセット信号２５を出力するＲＳ型のフ
リップフロップ６、および内部リセット信号２５に従っ
てシステムクロック信号３１を出力するシステムクロッ
ク生成回路７とを備えたマイクロコンピュータにおいて
、本発明の特徴とするところの、リセット信号３０によ
り発振器１をリセット状態に制御するリセット制御手段
としてのＰチャネルＭＯＳトランジスタ１１、抵抗１２
ならびにインバータ１５および１６を含む制御回路と、
発振手段１がリセット状態にあるとき、発振器１への発
振端子１７および１８を介しての前記外部クロック信号
４８（図４）の入力を検出し、システムクロック生成回
路７におけるシステムクロック信号３１の生成を制御す
る第二の制御信号として、シュミットトリガバッファ８
を介した元クロック信号２８をカウンタ２を通さずに直
接出力するシステムクロック制御手段としての、カウン
タ３、ワンショットパルス発生回路４、ＲＳ型のフリッ
プフロップ５、アンド回路３２、および論理ゲート回路
２０を含む制御回路とを備えている。

【００１５】そして、発振器１はＰチャネルＭＯＳトラ
ンジスタ９および１３、ならびにＮチャネルＭＯＳトラ
ンジスタ１０および１４を含み、論理ゲート回路２０は
二つのアンド回路と一つのオア回路とを含んでいる。

【００１６】次に、本第一実施例の動作について図２に
示すタイミングチャートを参照して説明する。

【００１７】発振器１はリセット信号３０がアクティブ
中はＰチャネルＭＯＳトランジスタ９およびＮチャネル
ＭＯＳトランジスタ１０を「オフ」させることにより振
動子を含む帰還回路４４（図４）を接続しても発振しな
い構成になっている。抵抗１２は１〔ΜΩ〕程度の抵抗
でリセット信号３０がアクティブ中はＰチャネルＭＯＳ
トランジスタ１１を「オン」させることにより、ヒステ
リシス特性を有するシュミットトリガバッファ８の入力
を電源電位に固定している。また抵抗１２は高抵抗値な
のでリセット信号３０がアクティブ中も外部クロック信
号４８（図４）の入力を受けつけることができる。

【００１８】カウンタ２は分周器１９をＮ段接続したＮ
ビットカウンタであり、カウンタ３は分周器１９をＭ段
接続したＭビットカウンタである。本第一実施例ではＭ
＝２であるからカウンタ３への入力クロック４発目にオ
ーバーフロー信号２２がアクティブになる。

【００１９】ワンショットパルス発生回路４は、リセッ
ト端子２６へ入力されるリセット信号３０がノンアクテ
ィブレベルからアクティブレベルへ変化する際のエッジ
を検出してワンショットパルス信号２９を発生し、カウ
ンタ３およびフリップフロップ５のリセットを行う。ワ
ンショットパルス発生回路４の出力信号タイミングは図
２に示されている。２５はフリップフロップ６により制
御されるマイクロコンピュータの内部リセット信号であ
り、システムクロック生成回路７は自励発振または外部
より入力される元クロック信号２７を供給源として中央
処理装置を動作させるためのシステムクロック信号３１
を生成する。 そして、内部リセット信号２５がアクティブな期間はシ
ステムクロック信号３１が生成されず中央処理装置は動
作しない。

【００２０】論理ゲート回路２０はフリップフロップ５
により制御されるセレクタで、フリップフロップ５の出
力Ｑ１　（Ｑ０　の反転出力）＝「１」、Ｑ０　＝「０
」のときカウンタ２のオーバーフロー信号２１が選択さ
れ、フリップフロップ５の出力Ｑ１　＝「０」、Ｑ０　
＝「１」のときはカウンタ２をバイパスした元クロック
信号２８を選択する。

【００２１】発振端子１７および１８に振動子を含む帰
還回路４４（図４）を接続してリセット端子２６にアク
ティブレベルのリセット信号３０を入力すると、各々の
回路は図２のごとく初期化される。また前述したように
、ＰチャネルＭＯＳトランジスタ９およびＮチャネルＭ
ＯＳトランジスタ１０は「オフ」し、リセット信号３０
がアクティブ中は発振しない。さらに、ＰチャネルＭＯ
Ｓトランジスタ１１は「オン」するので、シュミットト
リガバッファ８の入力は電源電位に固定される。リセッ
トを解除すると、ＰチャネルＭＯＳトランジスタ９およ
びＮチャネルＭＯＳトランジスタ１０は「オン」し、Ｐ
チャネルＭＯＳトランジスタ１１は「オフ」して発振を
開始する。論理ゲート２０はカウンタ２のオーバフロー
信号２１を選択しているので、カウンタ２により十分な
発振安定時間をカウントした後、フリップフロップ６を
リセットし内部リセット信号２５を解除する。この結果
、システムクロック生成回路７でシステムクロック信号
３１が生成され中央処理装置の動作が開始する。

【００２２】一方、発振端子１７および１８に外部クロ
ック信号を供給した場合、リセット信号３０がアクティ
ブ中であってもクロック入力を受けつけることができる
。リセット信号３０がアクティブ中にある一定数以上の
クロック入力があれば、カウンタ３がオーバーフロー信
号２２をアクティブにしてフリップフロップ５をセット
する。本第一実施例においては、リセット信号３０がア
クティブ中に４発以上のクロック入力があればフリップ
フロップ５がセットされる。これによって論理ゲート２
０はカウンタ２をバイパスした元クロック信号２８を選
択し外部からのリセット信号３０の解除後ただちにフリ
ップフロップ６のリセットを行い、内部リセット信号２
５を解除するので、中央処理装置が動作を開始する。

【００２３】以上説明したように、本第一実施例は、自
励発振によりマイクロコンピュータを動作させる場合に
は、従来通り十分発振が安定するのを待ってから動作を
開始し、外部クロック信号入力によりマイクロコンピュ
ータを動作させる場合には、外部からのリセット信号を
解除した後ただちに内部リセット信号２５を解除し中央
処理装置を動作させることができる。

【００２４】図３は本発明の第二実施例２を示すブロッ
ク構成図である。本第二実施例においては、図１の第一
実施例における発振器１、インバータ１５、Ｐチャネル
ＭＯＳトランジスタ１１および抵抗１２は簡単のため省
略されている。

【００２５】本第二実施例は、図１におけるカウンタ２
および３の代わりにカウンタ３０を設けたもので、カウ
ンタ３０は初段および次段の２段の分周器を図１におけ
るカウンタ３と兼用しているものである。これにより、
カウンタ３０の段数が従来と同数になり、従来のマイク
ロコンピュータに比して大幅な回路変更を要することな
く本発明が実現できる利点がある。

【００２６】

【発明の効果】以上説明したように、本発明は、リセッ
ト信号がアクティブ中にマイクロコンピュータへのクロ
ック信号供給が自励発振によるものか外部クロック信号
入力によるものかを判定する手段を有しており、外部ク
ロック信号入力時は発振安定時間をカウントするカウン
タをバイパスさせることにより中央処理装置の起動まで
の時間を大幅に短縮できる効果がある。

【図面の簡単な説明】

【図１】　　本発明の第一実施例の要部を示すブロック
構成図。

【図２】　　その動作を示すタイミングチャート。

【図３】　　本発明の第二実施例の要部を示すブロック
構成図。

【図４】　　従来例の要部を示すブロック構成図。

【図５】　　その動作を示すタイミングチャート。

【符号の説明】

１、４６　　　　発振器 ２、３、３０、４０　　　　カウンタ ４　　　　ワンショットパルス発生回路５、６、４２　
　　　フリップフロップ７　　　　システムクロック生
成回路 ８　　　　シュミットトリガバッファ ９、１１、１３　　　　ＰチャネルＭＯＳトランジスタ
１０、１４　　　　ＮチャネルＭＯＳトランジスタ１２
　　　　抵抗 １５、１６　　　　インバータ １７、１８　　　　発振端子 １９　　　　分周器 ２０　　　　論理ゲート回路 ２１、２２、４１　　　　オーバーフロー信号２３、２
４　　　　制御信号 ２５、４３　　　　内部リセット信号 ２６　　　　リセット端子 ２７、２８、４７　　　　元クロック信号２９　　　　
ワンショットパルス信号 ３０、５０　　　　リセット信号 ３１、４９　　　　システムクロック信号３２　　　　
アンド回路 ４４　　帰還回路 ４５　　付加回路 ４８　　　　外部クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　システムクロック信号の元となる元ク
   ロック信号を自励発振または外部クロック信号により生
   成する発振手段と、この発振手段から出力される自励発
   振時の前記元クロック信号を入力しその元クロック信号
   が安定するまでの時間をカウントし第一の制御信号を出
   力するカウンタと、前記元クロック信号およびリセット
   信号を入力し前記第一の制御信号に従ってシステムクロ
   ック信号を出力するシステムクロック生成手段とを備え
   たマイクロコンピュータにおいて、前記リセット信号に
   より前記発振手段をリセット状態に制御するリセット制
   御手段と、前記発振手段がリセット状態にあるとき、前
   記発振手段への前記外部クロック信号の入力を検出し、
   前記システムクロック生成手段におけるシステムクロッ
   ク信号の生成を制御する第二の制御信号を出力するシス
   テムクロック制御手段とを備えたことを特徴とするマイ
   クロコンピュータ。