JPS61196348A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS61196348A JPS61196348A JP3797485A JP3797485A JPS61196348A JP S61196348 A JPS61196348 A JP S61196348A JP 3797485 A JP3797485 A JP 3797485A JP 3797485 A JP3797485 A JP 3797485A JP S61196348 A JPS61196348 A JP S61196348A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、上位装置からパスを通じて発行された入出力
装置に対する入出力命令に対応する実行完了状態未報告
を、待ち時間の長いパスから優先処理する入出力制御装
置に関する。
装置に対する入出力命令に対応する実行完了状態未報告
を、待ち時間の長いパスから優先処理する入出力制御装
置に関する。
情報処理システムの利用方法が高度化・複雑化するに伴
い、システム制御の処理効率・稼働効率がより厳しく追
求されるようになった。
い、システム制御の処理効率・稼働効率がより厳しく追
求されるようになった。
例えば、入出力装置（例えば、磁気テープ装置等の記憶
装置等）の制御を複数（例えば、４又は６装置）の中央
処理装置（以下ＣＰＵと称する）から制御するようなシ
ステム構成が実用化されているが、このようなシステム
構成の場合、システム制御がより高度化・複雑化するた
め、より厳しくシステム制御の処理効率・稼働効率が追
求されることになる。
装置等）の制御を複数（例えば、４又は６装置）の中央
処理装置（以下ＣＰＵと称する）から制御するようなシ
ステム構成が実用化されているが、このようなシステム
構成の場合、システム制御がより高度化・複雑化するた
め、より厳しくシステム制御の処理効率・稼働効率が追
求されることになる。
一般に、入出力装置（以下ＩＯＤと称する）は入出力制
御装置（以下１０Ｃと称する）の配下に複数台接続され
ている。又、ＩＯＣにはＣＰＵとの制御信号やデータの
遺り取りをするｃｐｕ対応のパスを有しており、１００
に対する制御命令及び制御命令に対する命令完了報告（
最終スティタス報告とも言う）はこのパスを通じて行わ
れ。
御装置（以下１０Ｃと称する）の配下に複数台接続され
ている。又、ＩＯＣにはＣＰＵとの制御信号やデータの
遺り取りをするｃｐｕ対応のパスを有しており、１００
に対する制御命令及び制御命令に対する命令完了報告（
最終スティタス報告とも言う）はこのパスを通じて行わ
れ。
又、複数のＣＰＵからの命令は非同期に発行されるため
、この複数の命令をＩＯＣが制御して１００に実行させ
ることになる。例えば、複数の１００に対する入出力命
令が複数のパスから発行されると、各ＴＯＤは命令を受
けたパスを通じて実行命令完了報告、即ち最終スティタ
ス報告を行うが、このシステムをより効率的に運用処理
するためにはかかる最終スティタス報告を効率的に制御
することが必要となる。
、この複数の命令をＩＯＣが制御して１００に実行させ
ることになる。例えば、複数の１００に対する入出力命
令が複数のパスから発行されると、各ＴＯＤは命令を受
けたパスを通じて実行命令完了報告、即ち最終スティタ
ス報告を行うが、このシステムをより効率的に運用処理
するためにはかかる最終スティタス報告を効率的に制御
することが必要となる。
〔従来の技術と発明が解決しようとする問題点〕第２図
は入出力制御システム図を示す。
は入出力制御システム図を示す。
第２図に示すシステムはｌ０ＣＩ配下のＴＯＤ３ （０
）〜１００３ （ｎ）を４つのＣＰＩＪ２（０） 〜Ｃ
ＰＩＪ２（３）からのパスＯ〜バス３を通じて制御され
るものである。
）〜１００３ （ｎ）を４つのＣＰＩＪ２（０） 〜Ｃ
ＰＩＪ２（３）からのパスＯ〜バス３を通じて制御され
るものである。
例えば、パス０を通じてＣＰＵ２ （０）から１００３
（０）に対して入出力命令が発行されたとする。尚、
ここで言う入出力命令とは切離しコマンドを意味する。
（０）に対して入出力命令が発行されたとする。尚、
ここで言う入出力命令とは切離しコマンドを意味する。
又、切離しコマンドとはｌ０Ｄ３ （０） 〜ｌ０Ｄ３
（ｎ）からの割込みでｌ０Ｃ１が最終スティタスをパ
スθ〜バス３を通じて報告するようなコマンドであり、
例えばリワインド動作等がこのコマンドの対象となる。
（ｎ）からの割込みでｌ０Ｃ１が最終スティタスをパ
スθ〜バス３を通じて報告するようなコマンドであり、
例えばリワインド動作等がこのコマンドの対象となる。
ＣＰＵ２ （０）は入出力命令が発行されてから最終ス
ティタスが報告されるまでの時間をパスθ〜３単位にソ
フトウェアにより監視する。又、ｌ０ＣＩは他のパス１
〜３からも同様な入出力命令や書込み・読取り命令等を
受付け、その命令に応じた制御を行う。
ティタスが報告されるまでの時間をパスθ〜３単位にソ
フトウェアにより監視する。又、ｌ０ＣＩは他のパス１
〜３からも同様な入出力命令や書込み・読取り命令等を
受付け、その命令に応じた制御を行う。
一方、ＣＰＵ２ （０）〜ＣＰＩＩ２ （３）から発行
される命令には緊急度により処理優先があり、例えば命
令が発行されると即時に処理するもの等各種の命令があ
り、入出力命令（切離しコマンド）に対する最終スティ
タス報告は下位の優先度に属するものである。
される命令には緊急度により処理優先があり、例えば命
令が発行されると即時に処理するもの等各種の命令があ
り、入出力命令（切離しコマンド）に対する最終スティ
タス報告は下位の優先度に属するものである。
従って、例えばｌ０ＣＩ内の制御部４の制御により優先
度の高い他の命令を処理し、最終スティタス報告を行う
内に状況によってはタイムアウトとなり、最終スティタ
ス報告が出来なくなりｌ０ＣＩで障害と認識されるもの
が発生する。
度の高い他の命令を処理し、最終スティタス報告を行う
内に状況によってはタイムアウトとなり、最終スティタ
ス報告が出来なくなりｌ０ＣＩで障害と認識されるもの
が発生する。
特に、最終スティタス報告は任意に処理されるために、
入出力命令（切離しコマンド）に対する最終スティタス
未報告の経過時間の長いパスＯ〜３が先に処理されると
は限らず、従って長い時間待たされているパス０〜３が
いつまでも待たされ、最終的にはタイムアウトとなり打
ち切られる可能性があると言う問題点がある。
入出力命令（切離しコマンド）に対する最終スティタス
未報告の経過時間の長いパスＯ〜３が先に処理されると
は限らず、従って長い時間待たされているパス０〜３が
いつまでも待たされ、最終的にはタイムアウトとなり打
ち切られる可能性があると言う問題点がある。
本発明は、上記問題点を解消した新規な入出力制御装置
を実現することを目的とするものであり、該問題点は、
入出力装置に入出力命令を指示した時刻を記憶する記憶
手段を複数のパス毎に設け、該入出力命令に対する実行
完了状態未報告を有する該パス・間で前記記憶手段で記
憶している経過時刻長を比較し、記憶時刻長の長い順に
前記実行完了状態を割込み報告する本発明による入出力
制御装置により解決される。
を実現することを目的とするものであり、該問題点は、
入出力装置に入出力命令を指示した時刻を記憶する記憶
手段を複数のパス毎に設け、該入出力命令に対する実行
完了状態未報告を有する該パス・間で前記記憶手段で記
憶している経過時刻長を比較し、記憶時刻長の長い順に
前記実行完了状態を割込み報告する本発明による入出力
制御装置により解決される。
即ち、各パスに対する入出力命令を指示した時刻を各バ
ス毎に記憶して置き、当該入出力命令に対する最終ステ
ィタス未報告を有するバス間で一番長く待たされている
パスより順次優先順位を付け、前記優先順位に基づき最
終スティタスを報告するように制御して、待ち時間の長
いパスがタイムアウトにかかることを防止するようにし
た。
ス毎に記憶して置き、当該入出力命令に対する最終ステ
ィタス未報告を有するバス間で一番長く待たされている
パスより順次優先順位を付け、前記優先順位に基づき最
終スティタスを報告するように制御して、待ち時間の長
いパスがタイムアウトにかかることを防止するようにし
た。
以下本発明の要旨を第１図に示す実施例により具体的に
説明する。
説明する。
第１図は本発明に係る入出力制御装置の一実施例のブロ
ック図を示す。尚、全図を通じて同一符号は同一対象物
を示す。
ック図を示す。尚、全図を通じて同一符号は同一対象物
を示す。
次に本実施例の動作を説明する。尚、本実施例は第２図
で示すような４つのパスＯ〜３を有するサブシステムを
構成しているものとする。
で示すような４つのパスＯ〜３を有するサブシステムを
構成しているものとする。
１０ＣＩが各パスＯ〜３を通じて入出力命令（切離しコ
マンド）を受けた時、その時のパスＯ〜３の番号と１０
０３（０） 〜３（ｎ）の機番（例えば、＃０〜＃Ｎ）
とをマルチプレクサ８ （以下ＭＰＸ８と称する）から
出力し、指定する記憶回路（ＲＡＭ） ５のアドレス
へ順次書込み、記憶して行く。
マンド）を受けた時、その時のパスＯ〜３の番号と１０
０３（０） 〜３（ｎ）の機番（例えば、＃０〜＃Ｎ）
とをマルチプレクサ８ （以下ＭＰＸ８と称する）から
出力し、指定する記憶回路（ＲＡＭ） ５のアドレス
へ順次書込み、記憶して行く。
ＭＰＸ８は通常書込みカウンタ７からの出力を記憶回路
５への書込みアドレスとして順次出力し、１０Ｃ１がア
イドリング状態、即ち実際の制御処理をしてない状態で
、次の制御処理動作待ちの期間に出力するアイドル信号
ＩＤＬを受けると、その出力を読出しカウンタ６側に切
り換える。
５への書込みアドレスとして順次出力し、１０Ｃ１がア
イドリング状態、即ち実際の制御処理をしてない状態で
、次の制御処理動作待ちの期間に出力するアイドル信号
ＩＤＬを受けると、その出力を読出しカウンタ６側に切
り換える。
即ち、次の制御処理動作待ちの期間（この期間が最終ス
ティタス報告可能な期間となる）になると読出しカウン
タ６の指定する記憶回路５のアドレス上の書込みデータ
（パス０〜３の番号とｌ０Ｄ３（０）〜３（ｎ）の機番
）を順次読出す。又、ｌ０ＣＩ内の制御部４は記憶回路
（ＲＡＭ） ５から読出された順位に従って最終ステ
ィタス報告のための割込み制御を行う。
ティタス報告可能な期間となる）になると読出しカウン
タ６の指定する記憶回路５のアドレス上の書込みデータ
（パス０〜３の番号とｌ０Ｄ３（０）〜３（ｎ）の機番
）を順次読出す。又、ｌ０ＣＩ内の制御部４は記憶回路
（ＲＡＭ） ５から読出された順位に従って最終ステ
ィタス報告のための割込み制御を行う。
例えば、パスＯの１００３ （０）を最初に読出せば記
憶回路（ＲＡＭ） ５の出力側のパス０を“ｌ”、パ
ス１〜３の出力側を“０”とし、その時のパスθ〜３の
優先順位を指定すると共に、■ＯＤ機番を＃０と読出す
ことにより１００３ （０）からパス０を通じての最終
スティタス報告が最優先で処理され、又ｃｐＵ２ （０
）もパス０から優先して最終スティタス報告割込みがあ
ることを認識する。
憶回路（ＲＡＭ） ５の出力側のパス０を“ｌ”、パ
ス１〜３の出力側を“０”とし、その時のパスθ〜３の
優先順位を指定すると共に、■ＯＤ機番を＃０と読出す
ことにより１００３ （０）からパス０を通じての最終
スティタス報告が最優先で処理され、又ｃｐＵ２ （０
）もパス０から優先して最終スティタス報告割込みがあ
ることを認識する。
このように読出しカウンタ６で指定するアドレスの順序
が最終スティタス報告の優先順位となり、順次最終ステ
ィタス報告がなされ、書込みカウンタ７のカウンタ値と
続出しカウンタ６のカウンタ値とを比較回路９で比較し
て一致すれば、比較回路９から所定信号を制御部４に出
力し、最終スティタス報告を完了とする。
が最終スティタス報告の優先順位となり、順次最終ステ
ィタス報告がなされ、書込みカウンタ７のカウンタ値と
続出しカウンタ６のカウンタ値とを比較回路９で比較し
て一致すれば、比較回路９から所定信号を制御部４に出
力し、最終スティタス報告を完了とする。
又、比較回路９から出力された所定信号は書込みカウン
タ７と読出しカウンタ６とに送出され、それぞれのカウ
ンタ値をリセットする。
タ７と読出しカウンタ６とに送出され、それぞれのカウ
ンタ値をリセットする。
以上のような本発明によれば、最終スティタス報告待ち
の長いパスからの割込みを優先処理することにより、待
ち時間の長い最終スティタス未報告が中央処理装置のソ
フトウェアのタイムアウトにかかることを防止すること
が出来ると言う効果がある。
の長いパスからの割込みを優先処理することにより、待
ち時間の長い最終スティタス未報告が中央処理装置のソ
フトウェアのタイムアウトにかかることを防止すること
が出来ると言う効果がある。
第１図は本発明に係る入出力制御装置の一実施例のブロ
ック図、 第２図は人出力制御システム図、 をそれぞれ示す。 図において、 ｌはＩＯＣ、２（０）〜２（３）はＣＰＵ 。 ３（０）〜３（ｎ）はｒｏｏ、 ４は制御部、５は記
憶回路、 ６は読出しカウンタ、７は書込みカウ
ンタ、８はＭＰχ、 ９は比較回路、 をそれぞれ示す。 第 ｊ 図
ック図、 第２図は人出力制御システム図、 をそれぞれ示す。 図において、 ｌはＩＯＣ、２（０）〜２（３）はＣＰＵ 。 ３（０）〜３（ｎ）はｒｏｏ、 ４は制御部、５は記
憶回路、 ６は読出しカウンタ、７は書込みカウ
ンタ、８はＭＰχ、 ９は比較回路、 をそれぞれ示す。 第 ｊ 図
Claims (1)
- 複数の上位装置からの信号の遺り取りを行う複数のパス
を有し、前記複数の上位装置からの命令を該パスを通じ
て受取り、接続されている複数の入出力装置を制御する
装置において、該入出力装置に入出力命令を指示した時
刻を記憶する記憶手段を前記複数のパス毎に設け、該入
出力命令に対する実行完了状態未報告を有する該パス間
で前記記憶手段で記憶している経過時刻長を比較し、記
憶時刻長の長い順に前記実行完了状態を割込み報告する
ことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3797485A JPS61196348A (ja) | 1985-02-27 | 1985-02-27 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3797485A JPS61196348A (ja) | 1985-02-27 | 1985-02-27 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196348A true JPS61196348A (ja) | 1986-08-30 |
| JPH0574863B2 JPH0574863B2 (ja) | 1993-10-19 |
Family
ID=12512536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3797485A Granted JPS61196348A (ja) | 1985-02-27 | 1985-02-27 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196348A (ja) |
-
1985
- 1985-02-27 JP JP3797485A patent/JPS61196348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574863B2 (ja) | 1993-10-19 |
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