JPH04314209A - ディジタルビット直列信号処理のための回路装置 - Google Patents
ディジタルビット直列信号処理のための回路装置Info
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- JPH04314209A JPH04314209A JP3350360A JP35036091A JPH04314209A JP H04314209 A JPH04314209 A JP H04314209A JP 3350360 A JP3350360 A JP 3350360A JP 35036091 A JP35036091 A JP 35036091A JP H04314209 A JPH04314209 A JP H04314209A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルビット直列
信号処理のための回路装置に関する。
信号処理のための回路装置に関する。
【０００２】
【従来の技術】時間および振幅離散的なデータのビット
直列処理自体はビット並列処理よりも優れている。すな
わち、ビット直列処理に対しては、例えばわずかな端子
および導線しか必要としないだけでなく、全体としてデ
ータ自体の処理に対する回路費用もわずかである。その
際に費用はデータの語長と共にビット並列処理の場合よ
りもはるかに小さい度合で上昇する。さらにデータフロ
ーが顕著により高い。これらの特性はなかんずく最高度
に集積された技術での実現に対して大きな利点である。 なぜならば、非常にコンパクトで効率的なトポロジーが
それにより可能にされるからである。
直列処理自体はビット並列処理よりも優れている。すな
わち、ビット直列処理に対しては、例えばわずかな端子
および導線しか必要としないだけでなく、全体としてデ
ータ自体の処理に対する回路費用もわずかである。その
際に費用はデータの語長と共にビット並列処理の場合よ
りもはるかに小さい度合で上昇する。さらにデータフロ
ーが顕著により高い。これらの特性はなかんずく最高度
に集積された技術での実現に対して大きな利点である。 なぜならば、非常にコンパクトで効率的なトポロジーが
それにより可能にされるからである。
【０００３】しかしビット直列処理の際には制御のため
にも、また特に異なるデータ経路に対する通過時間等化
のため、また符号の処理のためにも、非常に高い回路技
術的費用が必要である。さらに全体として長い処理継続
時間がつけ加わる。なかんずく、一般に再帰的ディジタ
ルフィルタおよび特にウェーブディジタルフィルタのよ
うに帰還結合を有するビット直列動作の装置、または時
分割多重化で動作するビット直列動作の装置では、回路
費用および処理時間が何倍にもなる。そのために時には
ビット並列処理がビット直列処理よりも有利である。
にも、また特に異なるデータ経路に対する通過時間等化
のため、また符号の処理のためにも、非常に高い回路技
術的費用が必要である。さらに全体として長い処理継続
時間がつけ加わる。なかんずく、一般に再帰的ディジタ
ルフィルタおよび特にウェーブディジタルフィルタのよ
うに帰還結合を有するビット直列動作の装置、または時
分割多重化で動作するビット直列動作の装置では、回路
費用および処理時間が何倍にもなる。そのために時には
ビット並列処理がビット直列処理よりも有利である。
【０００４】
【発明が解決しようとする課題】本発明の課題は、回路
費用がわずかですみ、また信号処理時間が短いディジタ
ルビット直列信号処理のための回路装置を提供すること
である。
費用がわずかですみ、また信号処理時間が短いディジタ
ルビット直列信号処理のための回路装置を提供すること
である。
【０００５】
【課題を解決するための手段】この課題は請求項１によ
る回路装置により解決される。本発明思想の実施態様は
請求項２以下にあげられている。
る回路装置により解決される。本発明思想の実施態様は
請求項２以下にあげられている。
【０００６】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００７】本発明による回路装置は一般に、それぞれ
入力データ語が並列または直列に書込まれ、続いて右シ
フトにより直列に読出されるｎ個の入力シフトレジスタ
と、それぞれ入力シフトレジスタに対応付けられており
、入力データ語の右シフトの際にそのつどの符号を連続
的に発生しかつ後方シフトするｎ個の符号反復装置と、
直列に右シフトにより出力データ語またはデータ語が書
込まれ、また並列かつ（または）直列に読出されるｎ個
の出力シフトレジスタと、並列にデータ語が書込まれ、
また続いて直列に右シフトにより読出されるｋ個の帰還
結合シフトレジスタと、帰還結合シフトレジスタに対応
付けられているｋ個の符号反復装置と、計算装置とから
成っている。
入力データ語が並列または直列に書込まれ、続いて右シ
フトにより直列に読出されるｎ個の入力シフトレジスタ
と、それぞれ入力シフトレジスタに対応付けられており
、入力データ語の右シフトの際にそのつどの符号を連続
的に発生しかつ後方シフトするｎ個の符号反復装置と、
直列に右シフトにより出力データ語またはデータ語が書
込まれ、また並列かつ（または）直列に読出されるｎ個
の出力シフトレジスタと、並列にデータ語が書込まれ、
また続いて直列に右シフトにより読出されるｋ個の帰還
結合シフトレジスタと、帰還結合シフトレジスタに対応
付けられているｋ個の符号反復装置と、計算装置とから
成っている。
【０００８】図１に示されている実施例では２つの入力
シフトレジスタＩＳ１およびＩＳ２が設けられており、
その際に入力シフトレジスタＩＳ１は並列に詳細には図
示されていない並列バスを介して入力データ語Ａを、ま
た入力シフトレジスタＩＳ２は直列に同じく詳細には図
示されていない直列バスを介して入力データ語Ｂを書込
まれる。両入力シフトレジスタＩＳ１およびＩＳ２の出
力端は計算装置ＡＵ１の入力端と接続されている。計算
装置ＡＵ１の別の入力端は、同じく符号反復装置ＳＲ３
が対応付けられている帰還結合シフトレジスタＦＳ１の
出力端に接続されている。帰還結合シフトレジスタＦＳ
１は並列接続を介して出力シフトレジスタＯＳ２と結合
されている。出力シフトレジスタＯＳ２は再び計算装置
ＡＵ１の出力端に接続されており、この出力端から直列
にデータ語Ｄを受入れ、それを与えられた時点で並列に
帰還結合シフトレジスタＦＳ１に伝達する。計算装置Ａ
Ｕ１のさらに別の出力端と出力シフトレジスタＯＳ１が
接続されており、この出力シフトレジスタＯＳ１のなか
に出力データ語Ｃが直列に書込まれ、また並列または直
列に詳細には図示されていない並列または直列バスを介
して読出される。さらに、クロック信号ＣＬＫを供給さ
れ、また初期化信号ＩＮＴならびに出力データ語Ｃのレ
リーズのための信号ＲＤを発するコントロール装置ＣＵ
が設けられている。
シフトレジスタＩＳ１およびＩＳ２が設けられており、
その際に入力シフトレジスタＩＳ１は並列に詳細には図
示されていない並列バスを介して入力データ語Ａを、ま
た入力シフトレジスタＩＳ２は直列に同じく詳細には図
示されていない直列バスを介して入力データ語Ｂを書込
まれる。両入力シフトレジスタＩＳ１およびＩＳ２の出
力端は計算装置ＡＵ１の入力端と接続されている。計算
装置ＡＵ１の別の入力端は、同じく符号反復装置ＳＲ３
が対応付けられている帰還結合シフトレジスタＦＳ１の
出力端に接続されている。帰還結合シフトレジスタＦＳ
１は並列接続を介して出力シフトレジスタＯＳ２と結合
されている。出力シフトレジスタＯＳ２は再び計算装置
ＡＵ１の出力端に接続されており、この出力端から直列
にデータ語Ｄを受入れ、それを与えられた時点で並列に
帰還結合シフトレジスタＦＳ１に伝達する。計算装置Ａ
Ｕ１のさらに別の出力端と出力シフトレジスタＯＳ１が
接続されており、この出力シフトレジスタＯＳ１のなか
に出力データ語Ｃが直列に書込まれ、また並列または直
列に詳細には図示されていない並列または直列バスを介
して読出される。さらに、クロック信号ＣＬＫを供給さ
れ、また初期化信号ＩＮＴならびに出力データ語Ｃのレ
リーズのための信号ＲＤを発するコントロール装置ＣＵ
が設けられている。
【０００９】計算装置ＡＵ１は３０の全加算器ＦＡ１、
ＦＡ２およびＦＡ３を有し、それらにおいてそれぞれ桁
上げ出力端ＣＯおよび桁上げ入力端ＣＩは、たとえばＤ
フリップフロップまたはマスタースレーブフリップフロ
ップにより形成されるレジスタＭＥ１、ＭＥ２およびＭ
Ｅ３を介して互いに結合されている。全加算器ＦＡ１で
はその際に入力端Ｉ１は直接に入力シフトレジスタＩＳ
１と、また他の入力端Ｉ２はインバータＩＶ１を介して
出力シフトレジスタＩＳ２の出力端と接続されている。 全加算器ＦＡ１の出力端は全加算器ＦＡ２の入力端Ｉ２
と接続されており、これの他方の入力端Ｉ１は帰還結合
シフトレジスタＦＳ１の出力端に接続されている。全加
算器ＦＡ３では入力端Ｉ１はインバータＩＶ２を介して
、また他方の入力端Ｉ２は２つの遅延要素ＤＬ１および
ＤＬ２の中間接続のもとに全加算器ＦＡ２の出力端に直
列に接続されており、全加算器ＦＡ２には追加的に出力
シフトレジスタＯＳ２の入力端も接続されている。全加
算器ＦＡ３の出力端は出力シフトレジスタＯＳ１の入力
端と接続されている。
ＦＡ２およびＦＡ３を有し、それらにおいてそれぞれ桁
上げ出力端ＣＯおよび桁上げ入力端ＣＩは、たとえばＤ
フリップフロップまたはマスタースレーブフリップフロ
ップにより形成されるレジスタＭＥ１、ＭＥ２およびＭ
Ｅ３を介して互いに結合されている。全加算器ＦＡ１で
はその際に入力端Ｉ１は直接に入力シフトレジスタＩＳ
１と、また他の入力端Ｉ２はインバータＩＶ１を介して
出力シフトレジスタＩＳ２の出力端と接続されている。 全加算器ＦＡ１の出力端は全加算器ＦＡ２の入力端Ｉ２
と接続されており、これの他方の入力端Ｉ１は帰還結合
シフトレジスタＦＳ１の出力端に接続されている。全加
算器ＦＡ３では入力端Ｉ１はインバータＩＶ２を介して
、また他方の入力端Ｉ２は２つの遅延要素ＤＬ１および
ＤＬ２の中間接続のもとに全加算器ＦＡ２の出力端に直
列に接続されており、全加算器ＦＡ２には追加的に出力
シフトレジスタＯＳ２の入力端も接続されている。全加
算器ＦＡ３の出力端は出力シフトレジスタＯＳ１の入力
端と接続されている。
【００１０】２つの入力データ語ＡおよびＢが入力シフ
トレジスタＩＳ１およびＩＳ２にシフトインされる前に
、計算装置ＡＵ１はリセットされる。すなわち、固定さ
れた初期状態にもたらされる。そのために計算装置ＡＵ
１のなかに含まれているすべてのレジスタおよび遅延要
素ＭＥ１、ＭＥ２、ＭＥ３およびＤＬ１、ＤＬ２は初期
化信号ＩＮＴの生起の際にそれぞれ特定の論理状態にセ
ットされる。図示されている実施例ではそのために遅延
要素ＤＬ１およびＤＬ２ならびにレジスタＭＥ２は論理
０に等しく、またリジスタＭＥ１およびＭＥ３は論理１
に等しくセットされる。入力シフトレジスタＩＳ１、Ｉ
Ｓ２および帰還結合シフトレジスタＦＳ１および出力シ
フトレジスタＯＳ１およびＯＳ２はその際に同じく他論
理０に等しくセットされ得る。しかしこのことは原理的
に不可欠ではない。なぜならば、これらのレジスタへの
重ね書きも容易に可能であるからである。
トレジスタＩＳ１およびＩＳ２にシフトインされる前に
、計算装置ＡＵ１はリセットされる。すなわち、固定さ
れた初期状態にもたらされる。そのために計算装置ＡＵ
１のなかに含まれているすべてのレジスタおよび遅延要
素ＭＥ１、ＭＥ２、ＭＥ３およびＤＬ１、ＤＬ２は初期
化信号ＩＮＴの生起の際にそれぞれ特定の論理状態にセ
ットされる。図示されている実施例ではそのために遅延
要素ＤＬ１およびＤＬ２ならびにレジスタＭＥ２は論理
０に等しく、またリジスタＭＥ１およびＭＥ３は論理１
に等しくセットされる。入力シフトレジスタＩＳ１、Ｉ
Ｓ２および帰還結合シフトレジスタＦＳ１および出力シ
フトレジスタＯＳ１およびＯＳ２はその際に同じく他論
理０に等しくセットされ得る。しかしこのことは原理的
に不可欠ではない。なぜならば、これらのレジスタへの
重ね書きも容易に可能であるからである。
【００１１】固定された初期状態の設定の後に両入力デ
ータ語ＡおよびＢが並列または直列に相応の入力シフト
レジスタＩＳ１およびＩＳ２に書込まれる。図示されて
いる実施例では入力データ語は絶対値に対する３つのビ
ットおよび１つの符号ビットを含んでおり、その際に最
下位ビットは完全に右に、また符号ビットは完全に左に
それぞれの入力シフトレジスタに書き込まれる。続いて
入力シフトレジスタＩＳ１およびＩＳ２が右シフトによ
り読出される。すべてのシフト動作ならびにすべてのメ
モリおよび遅延動作はクロック制御のもとに行われる。 そのために相応の要素にクロック信号ＣＬＫが供給され
ている。符号ビットは、そのつどの入力シフトレジスタ
ＩＳ１またはＩＳ２に対応付けられている符号反復装置
ＳＲ１またはＳＲ２にも供給される。この装置は符号ビ
ットをシフト動作の間に連続的に発生し、またその際に
空き状態となる符号ポジションに書き込む。
ータ語ＡおよびＢが並列または直列に相応の入力シフト
レジスタＩＳ１およびＩＳ２に書込まれる。図示されて
いる実施例では入力データ語は絶対値に対する３つのビ
ットおよび１つの符号ビットを含んでおり、その際に最
下位ビットは完全に右に、また符号ビットは完全に左に
それぞれの入力シフトレジスタに書き込まれる。続いて
入力シフトレジスタＩＳ１およびＩＳ２が右シフトによ
り読出される。すべてのシフト動作ならびにすべてのメ
モリおよび遅延動作はクロック制御のもとに行われる。 そのために相応の要素にクロック信号ＣＬＫが供給され
ている。符号ビットは、そのつどの入力シフトレジスタ
ＩＳ１またはＩＳ２に対応付けられている符号反復装置
ＳＲ１またはＳＲ２にも供給される。この装置は符号ビ
ットをシフト動作の間に連続的に発生し、またその際に
空き状態となる符号ポジションに書き込む。
【００１２】計算装置ＡＵ１のなかで入力データ語Ｂは
直列に入力データ語Ａから差し引かれる。減算装置とし
ては全加算器ＦＡ１、インバータＩＶ１ならびに論理１
を初期状態として与えられるレジスタＭＥ１が設けられ
ている。両入力データ語ＡおよびＢの差は加算装置とし
ての全加算器ＦＡ２および初期状態として論理０で占め
られているレジスタＭＥ２により直列に帰還結合レジス
タＦＳ１から読出されたデータ語Ｄを加算される。デー
タ語Ｄは、入力データ語ＡおよびＢが相応の入力シフト
レジスタＩＳ１およびＩＳ２に書き込まれる時点で、出
力シフトレジスタＯＳ２から並列に帰還結合シフトレジ
スタＦＳ１のなかに受入れられる。帰還結合シフトレジ
スタＦＳ１は次いで両入力シフトレジスタＩＳ１および
ＩＳ２と同期して右シフトにより直列に読出される。符
号はその際に符号反復装置ＳＲ３により同じく連続的に
発生され、後方シフトされる。全加算器ＦＡ２の出力端
におけるデータ語はクロック制御のもとに、また入力シ
フトレジスタＩＳ１およびＩＳ２ならびに帰還結合シフ
トレジスタＦＳ１と同期して直列に書込まれる。特定の
時点、たとえば与えられた信号の特定のサンプリング時
点で入力シフトレジスタＩＳ１またはＩＳ２への入力デ
ータ語ＡおよびＢの書込みまたは帰還結合シフトレジス
タＦＳ１へのデータ語Ｄの書込みが行われると、続いて
現在の入力データ語ＡおよびＢの差に先のデータ語Ｄが
加算され、その際に和はいま現在のデータ語Ｄを形成す
る。それによって、１サンプリング値だけ遅延させられ
た帰還結合に基づいて時間離散的な積分特性が生ずる。
直列に入力データ語Ａから差し引かれる。減算装置とし
ては全加算器ＦＡ１、インバータＩＶ１ならびに論理１
を初期状態として与えられるレジスタＭＥ１が設けられ
ている。両入力データ語ＡおよびＢの差は加算装置とし
ての全加算器ＦＡ２および初期状態として論理０で占め
られているレジスタＭＥ２により直列に帰還結合レジス
タＦＳ１から読出されたデータ語Ｄを加算される。デー
タ語Ｄは、入力データ語ＡおよびＢが相応の入力シフト
レジスタＩＳ１およびＩＳ２に書き込まれる時点で、出
力シフトレジスタＯＳ２から並列に帰還結合シフトレジ
スタＦＳ１のなかに受入れられる。帰還結合シフトレジ
スタＦＳ１は次いで両入力シフトレジスタＩＳ１および
ＩＳ２と同期して右シフトにより直列に読出される。符
号はその際に符号反復装置ＳＲ３により同じく連続的に
発生され、後方シフトされる。全加算器ＦＡ２の出力端
におけるデータ語はクロック制御のもとに、また入力シ
フトレジスタＩＳ１およびＩＳ２ならびに帰還結合シフ
トレジスタＦＳ１と同期して直列に書込まれる。特定の
時点、たとえば与えられた信号の特定のサンプリング時
点で入力シフトレジスタＩＳ１またはＩＳ２への入力デ
ータ語ＡおよびＢの書込みまたは帰還結合シフトレジス
タＦＳ１へのデータ語Ｄの書込みが行われると、続いて
現在の入力データ語ＡおよびＢの差に先のデータ語Ｄが
加算され、その際に和はいま現在のデータ語Ｄを形成す
る。それによって、１サンプリング値だけ遅延させられ
た帰還結合に基づいて時間離散的な積分特性が生ずる。
【００１３】積分結果はいま後続の全加算器ＦＡ３なら
びにレジスタＭＥ３、インバータＩＶ２および両遅延要
素ＤＬ１およびＤＬ２により、たとえば３に等しい一定
の係数を乗算される。インバータＩＶ２および初期状態
としての論理１で占められているレジスタＭＥ３と結び
付いた全加算器ＦＡ３は原理的に減算器を形成する。初
期状態としての論理０で占められている遅延要素ＤＬ１
およびＤＬ２は４による乗算を行う。すなわち、全体と
して、データ語Ｄは４−１、すなわち３を乗算される。 一定の係数３によるこの乗算の結果は、データ語Ｄにく
らべて値範囲が３倍に拡大している出力データＣを生ず
る。この理由から出力シフトレジスタＯＳ１も出力シフ
トレジスタＯＳ２にくらべて２ビットだけ延長されてい
る。出力シフトレジスタＯＳ２および帰還結合シフトレ
ジスタＦＳ１は両入力シフトレジスタＩＳ１およびＩＳ
２にくらべて４ビットだけ長い。その際にいまの実施例
では、最も望ましくない場合に入力データ語ＡおよびＢ
の差の積分が値範囲の８倍にすること、すなわち出力シ
フトレジスタＯＳ２および帰還結合シフトレジスタＦＳ
１の延長が３ビットであることに基づいている。別のビ
ットＷがこのシフトレジスタでは出力シフトレジスタＯ
Ｓ１の場合と同じく追加的に最上位のビットの監視、従
ってまた場合によっては生ずるあふれの検出のために設
けられている。予め定められた値範囲の超過の際には、
そのつどのシフトレジスタの符号と最上位ビットとの間
に配置されているこのポジションが書込まれ、またいま
、次いでたとえばその後の評価のために問い合わされ得
る最上位の絶対値ビットを示す。
びにレジスタＭＥ３、インバータＩＶ２および両遅延要
素ＤＬ１およびＤＬ２により、たとえば３に等しい一定
の係数を乗算される。インバータＩＶ２および初期状態
としての論理１で占められているレジスタＭＥ３と結び
付いた全加算器ＦＡ３は原理的に減算器を形成する。初
期状態としての論理０で占められている遅延要素ＤＬ１
およびＤＬ２は４による乗算を行う。すなわち、全体と
して、データ語Ｄは４−１、すなわち３を乗算される。 一定の係数３によるこの乗算の結果は、データ語Ｄにく
らべて値範囲が３倍に拡大している出力データＣを生ず
る。この理由から出力シフトレジスタＯＳ１も出力シフ
トレジスタＯＳ２にくらべて２ビットだけ延長されてい
る。出力シフトレジスタＯＳ２および帰還結合シフトレ
ジスタＦＳ１は両入力シフトレジスタＩＳ１およびＩＳ
２にくらべて４ビットだけ長い。その際にいまの実施例
では、最も望ましくない場合に入力データ語ＡおよびＢ
の差の積分が値範囲の８倍にすること、すなわち出力シ
フトレジスタＯＳ２および帰還結合シフトレジスタＦＳ
１の延長が３ビットであることに基づいている。別のビ
ットＷがこのシフトレジスタでは出力シフトレジスタＯ
Ｓ１の場合と同じく追加的に最上位のビットの監視、従
ってまた場合によっては生ずるあふれの検出のために設
けられている。予め定められた値範囲の超過の際には、
そのつどのシフトレジスタの符号と最上位ビットとの間
に配置されているこのポジションが書込まれ、またいま
、次いでたとえばその後の評価のために問い合わされ得
る最上位の絶対値ビットを示す。
【００１４】出力データ語Ｃが完全に出力シフトレジス
タＯＳ１のなかに書込まれると、出力データ語Ｃが並列
かつ直列に読出され、また計算ユニットＡＵ１が信号Ｉ
ＮＴにより固定された初期状態にもたらされる。
タＯＳ１のなかに書込まれると、出力データ語Ｃが並列
かつ直列に読出され、また計算ユニットＡＵ１が信号Ｉ
ＮＴにより固定された初期状態にもたらされる。
【００１５】本発明による回路装置の有利な応用分野は
ディジタルフィルタ、特にウェーブディジタルフィルタ
である。図２にはウェーブディジタルフィルタの実施例
の構成が示されている。その際に入力信号ａ１は一方で
は、他方の入力端に第２の入力信号ａ２を与えられてい
る第１の加算器ＡＤ１の一方の入力端に、また他方では
、他方の入力端で第１の乗算器ＭＰ１により一定の係数
αを乗算された第１の加算器ＡＤ１の出力信号が与えら
れている第２の加算器ＡＤ２の入力端に導かれており、
その際に係数αは−０．３４３７５に等しく選定された
。第１の加算器ＡＤ１の出力信号は第２の乗算器ＭＰ２
により反転されて第３の加算器ＡＤ３の入力端に接続さ
れており、その他方の入力端は第２の加算器ＡＤ２の出
力信号を与えられている。第３の加算器ＡＤ３の出力端
は第１の出力信号−ｂ１を導き、また第２の加算器ＡＤ
２の出力端は第２の出力信号ｂ２を導く。第２の入力信
号ａ２はサンプリング値だけ遅延された第２の出力信号
ｂ２である。第２の出力信号ｂ２の１サンプリング値だ
けの遅延は遅延要素ＴＥにより行われる。
ディジタルフィルタ、特にウェーブディジタルフィルタ
である。図２にはウェーブディジタルフィルタの実施例
の構成が示されている。その際に入力信号ａ１は一方で
は、他方の入力端に第２の入力信号ａ２を与えられてい
る第１の加算器ＡＤ１の一方の入力端に、また他方では
、他方の入力端で第１の乗算器ＭＰ１により一定の係数
αを乗算された第１の加算器ＡＤ１の出力信号が与えら
れている第２の加算器ＡＤ２の入力端に導かれており、
その際に係数αは−０．３４３７５に等しく選定された
。第１の加算器ＡＤ１の出力信号は第２の乗算器ＭＰ２
により反転されて第３の加算器ＡＤ３の入力端に接続さ
れており、その他方の入力端は第２の加算器ＡＤ２の出
力信号を与えられている。第３の加算器ＡＤ３の出力端
は第１の出力信号−ｂ１を導き、また第２の加算器ＡＤ
２の出力端は第２の出力信号ｂ２を導く。第２の入力信
号ａ２はサンプリング値だけ遅延された第２の出力信号
ｂ２である。第２の出力信号ｂ２の１サンプリング値だ
けの遅延は遅延要素ＴＥにより行われる。
【００１６】図３には本発明による回路装置によるウェ
ーブディジタルフィルタの実現が示されている。第１の
入力信号ａ１は、各サンプリング時点で並列に入力シフ
トレジスタＩＳ３に書き込まれる入力データ語Ｅにより
与えられている。入力データ語Ｅならびにすべての他の
データ語はその際に、専ら１よりも小さい大きさの分数
が許されているように正規化されており、他方において
図１による実施例ではデータ語として整数のみが許され
ている。入力データ語Ｅの値はその際にたとえばそのつ
どの時点でのアナログ信号の離散化された振幅を表す。 そのあとで入力データ語Ｅは直列に右シフトにより読出
される。空き状態となるポジションはその際に、既に図
１で説明したように、それぞれ符号反復装置ＳＲ４によ
り符号で満たされる。いまの実施例では、原理的に図１
に示されているものと機能が同一であるので、初期条件
の図示と同じく図示を省略されたクロック制御のもとに
、直列に読出された入力データ語Ｅは一方では５つの遅
延要素ＤＬ３ないしＤＬ７の連鎖に、また他方では、、
他方の入力端で帰還結合シフトレジスタＦＳ２の出力端
と接続されている加算装置ＡＤＵ１の入力端に供給され
る。加算装置ＡＤＵ１は２つの別の加算装置ＡＤＵ２お
よびＡＤＵ３と同じく、図１から知られている仕方で互
いに接続されているそれぞれ全加算器およびメモリ要素
から成っている。加えて、それぞれ全加算器、レジスタ
およびインバータから成っており、同じく図１から構成
を知られている２つの減算装置ＳＵＢ１およびＳＵＢ２
が設けられている。
ーブディジタルフィルタの実現が示されている。第１の
入力信号ａ１は、各サンプリング時点で並列に入力シフ
トレジスタＩＳ３に書き込まれる入力データ語Ｅにより
与えられている。入力データ語Ｅならびにすべての他の
データ語はその際に、専ら１よりも小さい大きさの分数
が許されているように正規化されており、他方において
図１による実施例ではデータ語として整数のみが許され
ている。入力データ語Ｅの値はその際にたとえばそのつ
どの時点でのアナログ信号の離散化された振幅を表す。 そのあとで入力データ語Ｅは直列に右シフトにより読出
される。空き状態となるポジションはその際に、既に図
１で説明したように、それぞれ符号反復装置ＳＲ４によ
り符号で満たされる。いまの実施例では、原理的に図１
に示されているものと機能が同一であるので、初期条件
の図示と同じく図示を省略されたクロック制御のもとに
、直列に読出された入力データ語Ｅは一方では５つの遅
延要素ＤＬ３ないしＤＬ７の連鎖に、また他方では、、
他方の入力端で帰還結合シフトレジスタＦＳ２の出力端
と接続されている加算装置ＡＤＵ１の入力端に供給され
る。加算装置ＡＤＵ１は２つの別の加算装置ＡＤＵ２お
よびＡＤＵ３と同じく、図１から知られている仕方で互
いに接続されているそれぞれ全加算器およびメモリ要素
から成っている。加えて、それぞれ全加算器、レジスタ
およびインバータから成っており、同じく図１から構成
を知られている２つの減算装置ＳＵＢ１およびＳＵＢ２
が設けられている。
【００１７】加算装置ＡＤＵ１の出力端は一方では５つ
の遅延要素ＤＬ８ないしＤＬ１２の連鎖に導かれており
、また他方では加算装置ＡＤＵ３の入力端と接続されて
おり、これの他方の入力端は遅延要素ＤＬ９の出力端に
接続されている。加算装置ＡＤＵ３の出力端は再び減算
装置ＳＵＢ１の非反転入力端と結合されており、これの
反転入力端は遅延要素ＤＬ１１の出力端と接続されてお
り、またその出力端は加算装置ＡＤＵ２の入力端に導か
れている。加算装置ＡＤＵ２の他方の入力端は遅延要素
ＤＬ７の出力端に接続されている。加算装置ＡＤＵ２の
出力端は信号ｂ２に相応するデータ語Ｇを導き、また減
算装置ＳＵＢ２の非反転入力端およびマルチプレクサＭ
Ｘの入力端と接続されており、これの他方の入力端は帰
還結合シフトレジスタＦＳ２に対応付けられている符号
反復装置ＳＲ５の出力端に接続されている。マルチプレ
クサＭＸの出力端は帰還結合シフトレジスタＦＳ２の入
力端と、また遅延要素ＤＬ１２の出力端は減算装置ＳＵ
Ｂ２の反転入力端と結合されている。減算装置ＳＵＢ２
の出力端には出力シフトレジスタＯＳ３が接続されてい
る。加算装置ＡＤＵ１、ＡＤＵ２、ＡＤＵ３、減算装置
ＳＵＢ１、ＳＵＢ２ならびに遅延要素ＤＬ１ないしＤＬ
１２は計算ユニットＡＵ２を形成している。
の遅延要素ＤＬ８ないしＤＬ１２の連鎖に導かれており
、また他方では加算装置ＡＤＵ３の入力端と接続されて
おり、これの他方の入力端は遅延要素ＤＬ９の出力端に
接続されている。加算装置ＡＤＵ３の出力端は再び減算
装置ＳＵＢ１の非反転入力端と結合されており、これの
反転入力端は遅延要素ＤＬ１１の出力端と接続されてお
り、またその出力端は加算装置ＡＤＵ２の入力端に導か
れている。加算装置ＡＤＵ２の他方の入力端は遅延要素
ＤＬ７の出力端に接続されている。加算装置ＡＤＵ２の
出力端は信号ｂ２に相応するデータ語Ｇを導き、また減
算装置ＳＵＢ２の非反転入力端およびマルチプレクサＭ
Ｘの入力端と接続されており、これの他方の入力端は帰
還結合シフトレジスタＦＳ２に対応付けられている符号
反復装置ＳＲ５の出力端に接続されている。マルチプレ
クサＭＸの出力端は帰還結合シフトレジスタＦＳ２の入
力端と、また遅延要素ＤＬ１２の出力端は減算装置ＳＵ
Ｂ２の反転入力端と結合されている。減算装置ＳＵＢ２
の出力端には出力シフトレジスタＯＳ３が接続されてい
る。加算装置ＡＤＵ１、ＡＤＵ２、ＡＤＵ３、減算装置
ＳＵＢ１、ＳＵＢ２ならびに遅延要素ＤＬ１ないしＤＬ
１２は計算ユニットＡＵ２を形成している。
【００１８】計算ユニットＡＵ２のなかで行われる一定
の係数αによる乗算の際には、係数αを生ずるそれぞれ
２の冪である分数の和から出発される。それによって
α＝−０．３４３７５＝−（１／２）＋（１／８
）＋（１／３２）が生ずる。
の係数αによる乗算の際には、係数αを生ずるそれぞれ
２の冪である分数の和から出発される。それによって
α＝−０．３４３７５＝−（１／２）＋（１／８
）＋（１／３２）が生ずる。
【００１９】１／２による乗算のためには遅延要素が、
また１／８および１／３２による乗算のためには全体と
してデータ語の１、３または５ポジションだけの右方へ
のシフトを生じさせる３つまたは５つの遅延要素が必要
とされる。いまの実施例ではそのために相応のタップを
有する遅延要素ＤＬ８ないしＤＬ１２の連鎖が設けられ
ており、他方において遅延要素ＤＬ３ないしＤＬ７の連
鎖は通過時間等化のために使用される。
また１／８および１／３２による乗算のためには全体と
してデータ語の１、３または５ポジションだけの右方へ
のシフトを生じさせる３つまたは５つの遅延要素が必要
とされる。いまの実施例ではそのために相応のタップを
有する遅延要素ＤＬ８ないしＤＬ１２の連鎖が設けられ
ており、他方において遅延要素ＤＬ３ないしＤＬ７の連
鎖は通過時間等化のために使用される。
【００２０】減算装置ＳＵＢ２の出力端には出力シフト
レジスタＯＳ３が接続されており、そのなかに第１の出
力信号−ｂ１に相応する出力データ語Ｆが直列に右シフ
トにより書込まれる。出力データ語Ｆは、それが完全に
出力シフトレジスタＯＳ３のなかに書込まれた後に、並
列に読出され、また飽和およびオフセット監視装置ＳＯ
に供給される。これは、表し得る値範囲が守られるとき
には、出力データ語Ｆを変更せずに伝達し、または、表
し得る値範囲が超過されているときには、出力データ語
Ｆを符号の維持のもとに最大値にセットし、またこれを
伝達する。あふれを確認する役割は、図１で説明したよ
うに、符号ポジションと連続的に問い合わされる最上位
のビットに対するポジションとの間の追加的なポジショ
ンがする。しかし、飽和およびオフセット監視装置ＳＯ
からは上側の１６ビットのみが伝達され、それによって
出力データ語長はいま再び入力データ語長に等しい。
レジスタＯＳ３が接続されており、そのなかに第１の出
力信号−ｂ１に相応する出力データ語Ｆが直列に右シフ
トにより書込まれる。出力データ語Ｆは、それが完全に
出力シフトレジスタＯＳ３のなかに書込まれた後に、並
列に読出され、また飽和およびオフセット監視装置ＳＯ
に供給される。これは、表し得る値範囲が守られるとき
には、出力データ語Ｆを変更せずに伝達し、または、表
し得る値範囲が超過されているときには、出力データ語
Ｆを符号の維持のもとに最大値にセットし、またこれを
伝達する。あふれを確認する役割は、図１で説明したよ
うに、符号ポジションと連続的に問い合わされる最上位
のビットに対するポジションとの間の追加的なポジショ
ンがする。しかし、飽和およびオフセット監視装置ＳＯ
からは上側の１６ビットのみが伝達され、それによって
出力データ語長はいま再び入力データ語長に等しい。
【００２１】入力データ語長はいまの実施例では１６ビ
ットである。従って、等しい長さを入力シフトレジスタ
ＩＳ３も有する。それに対して帰還結合シフトレジスタ
ＦＳ２も出力シフトレジスタＯＳ３も１７ビットの長さ
を有する。帰還結合シフトレジスタＦＳ２はその際に、
１サンプリング値だけの遅延が達成されるように選定す
べきである。読出されるデータ語の長さがその際に帰還
結合シフトレジスタの長さよりも小さいならば、符号反
復装置ＳＲ５により空きポジションが相応の符号により
連続的に書込まれる。しかし、示されている実施例では
語長は１２ビットに等しい。従って、出力シフトレジス
タＯＳ３への出力データ語Ｆの書込みの際に４ビット、
すなわち４つの最下位ビットは顧慮されない。すなわち
これらのビットは書込みの際にシフトレジスタからシフ
トされる。出力シフトレジスタＯＳ３の１７ビットのう
ち１ビットは、後段に接続されている飽和およびオフセ
ット監視装置ＳＯによるあふれの確認のために含まれて
いる。しかし、１７ビットの長さを有する帰還結合シフ
トレジスタＦＳ２への２１ビットの長さを有するデータ
語Ｇの書込みの際には、他の仕方で経過する。なぜなら
ば、このシフトレジスタは同時に再び読出されるからで
ある。４つの最下位のビットの書込みの際にはマルチプ
レクサＭＸにより帰還結合シフトレジスタＦＳ２の入力
端が符号反復装置ＳＲ５に接続され、符号反復装置ＳＲ
５が加算装置ＡＤＵ２から発せられる現在のデータ語Ｇ
の４つの最下位ビットの代わりに帰還結合シフトレジス
タＦＳ２のなかに位置している先のデータ語Ｅの符号を
連続的に発生し、また後方シフトする。その後にマルチ
プレクサＭＸが現在のデータ語Ｇを帰還結合シフトレジ
スタＦＳ２に対してレリーズする。
ットである。従って、等しい長さを入力シフトレジスタ
ＩＳ３も有する。それに対して帰還結合シフトレジスタ
ＦＳ２も出力シフトレジスタＯＳ３も１７ビットの長さ
を有する。帰還結合シフトレジスタＦＳ２はその際に、
１サンプリング値だけの遅延が達成されるように選定す
べきである。読出されるデータ語の長さがその際に帰還
結合シフトレジスタの長さよりも小さいならば、符号反
復装置ＳＲ５により空きポジションが相応の符号により
連続的に書込まれる。しかし、示されている実施例では
語長は１２ビットに等しい。従って、出力シフトレジス
タＯＳ３への出力データ語Ｆの書込みの際に４ビット、
すなわち４つの最下位ビットは顧慮されない。すなわち
これらのビットは書込みの際にシフトレジスタからシフ
トされる。出力シフトレジスタＯＳ３の１７ビットのう
ち１ビットは、後段に接続されている飽和およびオフセ
ット監視装置ＳＯによるあふれの確認のために含まれて
いる。しかし、１７ビットの長さを有する帰還結合シフ
トレジスタＦＳ２への２１ビットの長さを有するデータ
語Ｇの書込みの際には、他の仕方で経過する。なぜなら
ば、このシフトレジスタは同時に再び読出されるからで
ある。４つの最下位のビットの書込みの際にはマルチプ
レクサＭＸにより帰還結合シフトレジスタＦＳ２の入力
端が符号反復装置ＳＲ５に接続され、符号反復装置ＳＲ
５が加算装置ＡＤＵ２から発せられる現在のデータ語Ｇ
の４つの最下位ビットの代わりに帰還結合シフトレジス
タＦＳ２のなかに位置している先のデータ語Ｅの符号を
連続的に発生し、また後方シフトする。その後にマルチ
プレクサＭＸが現在のデータ語Ｇを帰還結合シフトレジ
スタＦＳ２に対してレリーズする。
【００２２】本発明による回路装置の動作の仕方は本質
的に以下にバースト直列法と呼ばれるデータ処理に基づ
いている。それは特定のサンプリングレートにより、す
なわちつねに特定のサンプリング時点で、入力データ語
が本発明による回路装置に書込まれ、またこれにより続
いて直列にクロック制御のもとに処理され、その際にク
ロックレートが、すぐ次のサンプリング時点の前に処理
の結果が出力データ語として読出され、また回路装置が
再び固定された初期状態にもたられるように、サンプリ
ングレートよりも高く選定されることを意味する。その
際に利点は、一方ではサンプリングレートおよびクロッ
クレートが、上記の条件を別として、完全に互いに依存
していないこと、また他方では進行制御およびコントロ
ール装置に対する回路費用が特にわずかであることであ
る。図１からわかるように、このようなコントロール装
置ＣＵはたとえば単に、クロック信号ＣＬＫのサイクル
をカウントするカウンタから成ることができる。このカ
ウンタは、結果の完全な処理のために必要なサイクル数
の到達の際に出力データ語Ｃの読出しを信号ＲＤにより
行わせ、また続いて固形された初期状態を信号ＩＮＴに
より生じさせる。カウンタは同時に、カウンタの相応の
ポジションで制御信号が取り出されることによって、マ
ルチプレクサＭＸを制御するために使用され得る。さら
に、本発明による回路装置が２つのサンプリング時点の
間に追加的な費用なしに複数回計算のために利用され得
ること、すなわち時分割多重化動作での応用に非常に適
しているは有利である。そのためには単にサンプリング
レートが相応に高められ、またそれぞれ１つの新しいデ
ータ語が書込まれればよい。それによって回路装置の均
等な負担軽減が達成され、その結果として特に高度に集
積された回路に対して有利な一層均等な電流流入、従っ
てまた電流ピークの回避が達成される。それに対してサ
ンプリングレートの減少の際にはそれぞれ相応の数のバ
ーストが読出されるだけでよい。すなわち１／ｘへの減
少の際に各第ｘデータ語がそのつどの入力シフトレジス
タに書込まれるだけでよい。
的に以下にバースト直列法と呼ばれるデータ処理に基づ
いている。それは特定のサンプリングレートにより、す
なわちつねに特定のサンプリング時点で、入力データ語
が本発明による回路装置に書込まれ、またこれにより続
いて直列にクロック制御のもとに処理され、その際にク
ロックレートが、すぐ次のサンプリング時点の前に処理
の結果が出力データ語として読出され、また回路装置が
再び固定された初期状態にもたられるように、サンプリ
ングレートよりも高く選定されることを意味する。その
際に利点は、一方ではサンプリングレートおよびクロッ
クレートが、上記の条件を別として、完全に互いに依存
していないこと、また他方では進行制御およびコントロ
ール装置に対する回路費用が特にわずかであることであ
る。図１からわかるように、このようなコントロール装
置ＣＵはたとえば単に、クロック信号ＣＬＫのサイクル
をカウントするカウンタから成ることができる。このカ
ウンタは、結果の完全な処理のために必要なサイクル数
の到達の際に出力データ語Ｃの読出しを信号ＲＤにより
行わせ、また続いて固形された初期状態を信号ＩＮＴに
より生じさせる。カウンタは同時に、カウンタの相応の
ポジションで制御信号が取り出されることによって、マ
ルチプレクサＭＸを制御するために使用され得る。さら
に、本発明による回路装置が２つのサンプリング時点の
間に追加的な費用なしに複数回計算のために利用され得
ること、すなわち時分割多重化動作での応用に非常に適
しているは有利である。そのためには単にサンプリング
レートが相応に高められ、またそれぞれ１つの新しいデ
ータ語が書込まれればよい。それによって回路装置の均
等な負担軽減が達成され、その結果として特に高度に集
積された回路に対して有利な一層均等な電流流入、従っ
てまた電流ピークの回避が達成される。それに対してサ
ンプリングレートの減少の際にはそれぞれ相応の数のバ
ーストが読出されるだけでよい。すなわち１／ｘへの減
少の際に各第ｘデータ語がそのつどの入力シフトレジス
タに書込まれるだけでよい。
【００２３】計算装置の構成はそのつどの用途に関係し
、また主として加算、減算および遅延演算から出発する
。これらの演算の際にデータ語長は上昇する。すなわち
遅延の際にはそのつどのデータ経路に含まれている遅延
要素と等しい数のポジションだけ、また加算および減算
の際にはそのつどのデータ経路内の加算および減算の数
の２の対数のすぐ次に大きい整数だけ上昇する。一層多
くの出力データ語を有する回路装置ではその際に、特に
計算終了の決定のために、それぞれ最も望ましくないデ
ータ経路を考慮に入れる必要がある。従って本発明の実
施例では帰還結合シフトレジスタおよびこれらに対応付
けられている出力シフトレジスタが、そのつどのデータ
語が最も望ましくない場合にも完全にそのなかに書込ま
れ得るように延長される。その際に重要なことは、語長
の短縮が全く行われないこと、または結果を表す出力デ
ータ語自体において初めて行われることである。すなわ
ち、データ語の長さは計算装置のなかでは、また帰還結
合の際には短縮されない。シフトレジスタにおけるごく
わずかな追加費用でその際にコントロール装置における
大きな費用節減が達成される。図１からわかるように、
そのためにコントロール装置に対する追加費用は必要で
ない。符号反復装置の最大必要な数はその際に入力シフ
トレジスタおよび帰還結合シフトレジスタの数に等しい
。
、また主として加算、減算および遅延演算から出発する
。これらの演算の際にデータ語長は上昇する。すなわち
遅延の際にはそのつどのデータ経路に含まれている遅延
要素と等しい数のポジションだけ、また加算および減算
の際にはそのつどのデータ経路内の加算および減算の数
の２の対数のすぐ次に大きい整数だけ上昇する。一層多
くの出力データ語を有する回路装置ではその際に、特に
計算終了の決定のために、それぞれ最も望ましくないデ
ータ経路を考慮に入れる必要がある。従って本発明の実
施例では帰還結合シフトレジスタおよびこれらに対応付
けられている出力シフトレジスタが、そのつどのデータ
語が最も望ましくない場合にも完全にそのなかに書込ま
れ得るように延長される。その際に重要なことは、語長
の短縮が全く行われないこと、または結果を表す出力デ
ータ語自体において初めて行われることである。すなわ
ち、データ語の長さは計算装置のなかでは、また帰還結
合の際には短縮されない。シフトレジスタにおけるごく
わずかな追加費用でその際にコントロール装置における
大きな費用節減が達成される。図１からわかるように、
そのためにコントロール装置に対する追加費用は必要で
ない。符号反復装置の最大必要な数はその際に入力シフ
トレジスタおよび帰還結合シフトレジスタの数に等しい
。
【００２４】わずかな計算誤差が許容可能であれば、定
められた初期条件として最後に存在する状態が設定され
得る。すなわち、定められた初期条件の設定は完全に省
略される。
められた初期条件として最後に存在する状態が設定され
得る。すなわち、定められた初期条件の設定は完全に省
略される。
【００２５】最後に言及すべきこととして、もちろん追
加的なパイプラインレジスタの使用の際のパイプライン
動作および一層多くの本発明による回路装置のカスケー
ド接続が可能であり、その際に出力シフトレジスタは相
応の符号反復装置とともに後続の装置の入力シフトレジ
スタとして使用され得る。複雑なデータ装置ではそれに
よって一層の費用低減が可能である。
加的なパイプラインレジスタの使用の際のパイプライン
動作および一層多くの本発明による回路装置のカスケー
ド接続が可能であり、その際に出力シフトレジスタは相
応の符号反復装置とともに後続の装置の入力シフトレジ
スタとして使用され得る。複雑なデータ装置ではそれに
よって一層の費用低減が可能である。
【図１】本発明による回路装置の１つの実施例を示す回
路図。
路図。
【図２】ウェーブディジタルフィルタとして実施された
本発明による装置の回路図。
本発明による装置の回路図。
【図３】本発明による回路装置を用いた図２によるウェ
ーブディジタルフィルタの詳細な回路図。
ーブディジタルフィルタの詳細な回路図。
Ａ、Ｂ、Ｅ 入力データ語
ＡＤ１〜ＡＤ３ 加算器
ＡＤＵ１〜ＡＤＵ３ 加算装置
ＡＵ１、ＡＵ２ 計算装置
Ｃ、Ｆ 出力データ語
ＣＩ 桁上げ入力端
ＣＯ 桁上げ出力端
ＣＵ コントロール装置
Ｄ、Ｇ データ語
ＤＬ１〜ＤＬ１２ 遅延要素
ＦＡ１〜ＦＡ３ 全加算器
ＦＳ１、ＦＳ２ 帰還結合シフトレジスタＩＳ１
〜ＩＳ３ 入力シフトレジスタＩＶ１、ＩＶ２
インバータ ＭＥ１〜ＭＥ３ レジスタ ＭＸ マルチプレクサ ＯＳ１〜ＯＳ３ 出力シフトレジスタＳＯ
監視装置 ＳＲ１〜ＳＲ５ 符号反復装置 ＳＵＢ１、ＳＵＢ２ 減算装置 ＡＤＵ１〜ＡＤＵ３ 加算装置
〜ＩＳ３ 入力シフトレジスタＩＶ１、ＩＶ２
インバータ ＭＥ１〜ＭＥ３ レジスタ ＭＸ マルチプレクサ ＯＳ１〜ＯＳ３ 出力シフトレジスタＳＯ
監視装置 ＳＲ１〜ＳＲ５ 符号反復装置 ＳＵＢ１、ＳＵＢ２ 減算装置 ＡＤＵ１〜ＡＤＵ３ 加算装置
Claims (13)
- 【請求項１】 ディジタルビット直列信号処理のため
の回路装置において、それぞれ入力データ語（Ａ、Ｂ、
Ｅ）が並列または直列に書込まれ、続いて右シフトによ
り読出されるｎ個の入力シフトレジスタ（ＩＳ１、ＩＳ
２、ＩＳ３）と、それぞれ入力シフトレジスタ（ＩＳ１
、ＩＳ２、ＩＳ３）に対応付けられており、入力データ
語（Ａ、Ｂ、Ｅ）の符号を右シフトの際に連続的に発生
しかつ後方シフトする符号反復装置（ＳＲ１、ＳＲ２、
ＳＲ４）と、入力シフトレジスタ（ＩＳ１、ＩＳ２、Ｉ
Ｓ３）の後に接続されており、直列に出力データ語（Ｃ
、Ｆ）を出力する計算装置（ＡＵ１、ＡＵ２）と、出力
データ語が直列に書込まれ、並列かつ（または）直列に
読出されるｍ個の出力シフトレジスタ（ＯＳ１、ＯＳ３
）と、すべての出力データ語（Ｃ、Ｆ）が完全にそのつ
どの出力シフトレジスタ（ＯＳ１、ＯＳ２）のなかに書
込まれた後に入力シフトレジスタ（ＩＳ１、ＩＳ２、Ｉ
Ｓ３）の読出しおよび出力シフトレジスタ（ＯＳ１、Ｏ
Ｓ３）の書込みを終了し、計算ユニット（ＡＵ１、ＡＵ
２）を固定された初期状態にもたらし、また入力シフト
レジスタ（ＩＳ１、ＩＳ２、ＩＳ３）を新しい入力デー
タ語（Ａ、Ｂ、Ｅ）の書込みのためにレリーズするコン
トロール装置（ＣＵ）とを含んでいることを特徴とする
ディジタルビット直列信号処理のための回路装置。 - 【請求項２】 それぞれ出力シフトレジスタ（ＯＳ２
）のなかに格納されたデータ語（Ｄ）が並列に書込まれ
、また計算ユニット（ＡＵ１）へのデータ語（Ｄ）の伝
達のために直列に読出されるｋ個の帰還結合シフトレジ
スタ（ＦＳ１）と、帰還結合シフトレジスタ（ＦＳ１）
に対応付けられており、データ語（Ｄ）の符号を連続的
に発生しかつ後方シフトする符号反復装置（ＳＲ３）と
を含んでいることを特徴とする請求項１記載の回路装置
。 - 【請求項３】 計算装置（ＡＵ２）から受入れられま
たこれに再び供給されるデータ語（Ｇ）が直列に右シフ
トにより書込まれ、また同時に読出される帰還結合シフ
トレジスタ（ＦＳ２）と、帰還結合シフトレジスタ（Ｆ
Ｓ２）に対応付けられている符号反復装置（ＳＲ５）と
、帰還結合シフトレジスタ（ＦＳ２）の前に接続されて
おり、そのつどの帰還結合シフトレジスタ（ＦＳ２）の
書込みの際に受入れるべきデータ語（Ｇ）の特定の数の
最下位ビットに対して相応の符号反復装置（ＳＲ５）に
接続されており、また続いて計算装置（ＡＵ２）に接続
されているマルチプレクサ（ＭＸ）とを含んでおり、そ
の際に符号反復装置（ＳＲ５）により発生されまた後方
シフトされる符号が読出すべきデータ語（Ｇ）の符号に
等しいことを特徴とする請求項１記載の回路装置。 - 【請求項４】 帰還結合シフトレジスタ（ＦＳ１）の
長さが最長の生起するデータ語の長さよりも大きく、ま
たはそれに等しいことを特徴とする請求項２記載の回路
装置。 - 【請求項５】 帰還結合シフトレジスタ（ＦＳ１）の
書込みおよび読出しが入力シフトレジスタ（ＩＳ１、Ｉ
Ｓ２）の書込みおよび読出しに同期して行われることを
特徴とする請求項２または４記載の回路装置。 - 【請求項６】 帰還結合シフトレジスタ（ＦＳ２）の
読出しが入力シフトレジスタ（ＩＳ３）の読出しに同期
して行われることを特徴とする請求項３記載の回路装置
。 - 【請求項７】 帰還結合シフトレジスタおよび出力シ
フトレジスタ（ＦＳ１、ＦＳ２、ＯＳ１、ＯＳ２）があ
ふれ監視のために１つまたはそれ以上のビット（Ｗ）だ
け延長されていることを特徴とする請求項２ないし６の
１つに記載の回路装置。 - 【請求項８】 固定された初期状態の際に帰還結合シ
フトレジスタ（ＦＳ１）のすべてのポジションが零に等
しくセットされていることを特徴とする請求項３または
６記載の回路装置。 - 【請求項９】 計算装置（ＡＵ１、ＡＵ２）が、デー
タ語が直列に入力されまたデータ語を直列に出力する少
なくとも１つの全加算器（ＦＡ２）を有し、全加算器（
ＦＡ２）の桁上げ出力端（ＣＯ）および桁上げ入力端（
ＣＩ）がレジスタ（ＭＥ２）を介して互いに結合されて
おり、また定められた初期状態の際にレジスタ（ＭＥ２
）が入力側を論理０により占められていることを特徴と
する請求項１ないし８の１つに記載の回路装置。 - 【請求項１０】 計算装置（ＡＵ１、ＡＵ２）が、デ
ータ語が直列に入力されまたデータ語を直列に出力する
少なくとも１つの全加算器（ＦＡ１、ＦＡ３）を有し、
全加算器（ＦＡ１、ＦＡ３）の入力端の前にインバータ
（ＩＶ１、ＩＶ２）が接続されており、全加算器の桁上
げ出力端（ＣＯ）および桁上げ入力端（ＣＩ）がレジス
タ（ＭＥ１、ＭＥ３）を介して互いに結合されており、
定められた初期状態の際にレジスタ（ＭＥ１、ＭＥ３）
が入力側を論理１により占められていることを特徴とす
る請求項１ないし９の１つに記載の回路装置。 - 【請求項１１】 計算装置（ＡＵ１）が、一方の入力
端（Ｉ１）で１つまたはそれ以上の遅延要素（ＤＬ１、
ＤＬ２）を介して他方の入力端（Ｉ２）と接続されてい
る少なくとも１つの全加算器（ＦＡ３）を有することを
特徴とする請求項１ないし１０の１つに記載の回路装置
。 - 【請求項１２】 出力シフトレジスタ（ＯＳ３）と接
続されており、与えられた値範囲が守られるか否かに関
して出力データ語（Ｆ）を監視し、また値範囲が守られ
るときには出力データ語（Ｆ）を後段に伝達し、また値
範囲が守られないときには出力データ語（Ｆ）を符号の
維持のもとに最大値にセットする監視装置（ＳＯ）を有
することを特徴とする請求項１ないし１１の１つに記載
の回路装置。 - 【請求項１３】 出力データ語（Ｆ）の長さが監視装
置（ＳＯ）により短縮されることを特徴とする請求項１
２記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90123865A EP0489952B1 (de) | 1990-12-11 | 1990-12-11 | Schaltungsanordnung zur digitalen Bit-seriellen Signalverarbeitung |
| AT90123865.9 | 1990-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314209A true JPH04314209A (ja) | 1992-11-05 |
Family
ID=8204827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350360A Pending JPH04314209A (ja) | 1990-12-11 | 1991-12-09 | ディジタルビット直列信号処理のための回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5204831A (ja) |
| EP (1) | EP0489952B1 (ja) |
| JP (1) | JPH04314209A (ja) |
| DE (1) | DE59010847D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1990-12-11 DE DE59010847T patent/DE59010847D1/de not_active Expired - Lifetime
-
1991
- 1991-12-09 JP JP3350360A patent/JPH04314209A/ja active Pending
- 1991-12-11 US US07/805,584 patent/US5204831A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE59010847D1 (de) | 1998-09-24 |
| EP0489952B1 (de) | 1998-08-19 |
| US5204831A (en) | 1993-04-20 |
| EP0489952A1 (de) | 1992-06-17 |
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