JPH043222A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、乗算機能を有するデータ処理装置に関する
ものである。

〔従来の技術〕

第４図は従来のデータ処理装置のうち、乗算処理に用い
られる部分の構成を説明するブロック図である。

図において、１は３２ビット幅の８１バス、２は３２ビ
ット幅の８２バス、３は３２ビット幅のＤバスである。

１０はデータ処理装置内で使用する定数を格納している
定数ＲＯＭで、Ｓ１バス１．Ｓ２バス２への出力経路を
備えている。２ｏは複数個の３２ビット幅のレジスタで
構成されるレジスタファイルで、Ｄバス３からの入力経
路とＳ１バス１およびＳ２バス２への出力経路を備えて
いる。

３１はＡレジスタで、Ｓ１バスからの入力経路とＡＬＵ
３５への出力経路をもつ３３ビツト幅のレジスタで、Ｓ
１バス１からデータを入力する際には３３ビツトに符号
拡張またはゼロ拡張を行い、ＡＬＵ３５に出力する際に
は３３ビツトをそのまま出力する。また、Ａレジスタ３
１の値をゼロにしたり、Ａレジスタ３１の値を反転させ
てＡＬＵ３５に出力する機能を有している。３２はＢレ
ジスタで、Ｓ２バス２およびＡＬＵ３５からの入力経路
とＡＬＵ３５への出力経路を持つ３３ビツト幅のレジス
タである。Ｓ２バス２からデータを入力する際には３３
ビツトに符号拡張またはゼロ拡張を行い、ＡＬＵ３５と
の入出力は３３ビツトで行う。また、Ｂレジスタ３２の
値をゼロにしたり、Ｂレジスタ３２の値を反転させてＡ
ＬＬＩ３５に出力する機能を有している。Ｂレジスタ３
２は、Ｍレジスタ３３と結合して左右方向にｌビットの
シフトが可能である。３３はＭレジスタで、Ｓ２バス２
からの入力経路とＤバス３への出力経路をもつ３３ビツ
ト幅のレジスタである。

Ｓ２バス２からデータを入力する際には、３３ビツトに
符号拡張またはゼロ拡張を行い、Ｄバス３への出力は下
位３２ビット分を出力する。なお、Ａレジスタ３１．Ｂ
レジスタ３２およびＭレジスタ３３が３３ビツト幅を持
つのは符号付きデータの乗算も符号なしデータの乗算も
同一に行わせることを考慮し、３２ビット符号なしデー
タをゼロ拡張して３３ビット符号付きデータに変換させ
るためである。Ｍレジスタ３３のＬＳＢ側には１ビツト
の付加ビット３４が結合されている。Ｍレジスタ３３と
付加ビット３４を結合して右方向に１ビツトのシフトを
行うことができる。３５は算術論理演算回路（ＡＬＵ）
で、Ａレジスタ３１およびＢレジスタ３２から出力され
る３３ビツトのデータ間で演算を行い、その結果をＤバ
ス３またはＢレジスタ３２に出力する。算術論理演算回
路（ＡＬＵ）３５は３３ビツトデ一タ間で演算した結果
は３３ビツトとなるが、Ｄバス３には下位３２ビツトを
出力し、Ｂレジスタ３２には３３ビツトデータをそのま
ま出力する。ＡＬＵ３５では加減算、論理和、論理積、
排他的論理和等の各種演算処理が可能である。

３６はゼロフラグで、ＡＬＵ３５における演算結果がゼ
ロの場合に、「１」となるフラグであり、演算結果がゼ
ロ以外の場合は「０」となる。

３７はデコード回路で、Ｍレジスタ３３のＬＳＢ値と付
加ビット３４の２ビツトをデコードし、ＡＬＵ３５の演
算を指定する信号を送る回路である。デコード回路３７
の動作は第５図に示しである。

４０はバレルシフタで、３２ビツトのデータを一度に複
数ビットシフトさせることができる。シフト幅データと
被シフトデータをそれぞれＳ１バス１とＳ２バス２から
入力し、シフト結果をＤバス３に出力する。

第５図は、第４図に示したデコード回路３７のデコード
状態に基づ＜ＡＬＵ３５の実行演算種別対応を説明する
対応図である。

Ｍレジスタ３３のＬＳＢ値と付加ビット３４の２ビツト
をデコードした結果、ＡＬＵ３５に対してどのような演
算を指定するかを示したものである。

第６図は、第４図に示したデータ処理装置における乗算
実行処理シーケンスを説明する図である。以下、３２ビ
ツトデータどうじの乗算を行う場合について説明する。

なお、乗算は一次のＢ。

ｏｔｈのアルゴリズムを用いて実行する。これは、部分
積の下位２ビツトをデコードし、その結果に基づいて部
分積を加えるか、減じるかあるいは何もしないかを選択
して右にシフトしていく方法である。

先ず、データを各レジスタに入力する。乗数なＡレジス
タ３１に、被乗数なＭレジスタ３３に入力する。その際
、それぞれのレジスタには３２ビツトのデータを３３ビ
ツトに拡張して格納する。

符号付きデータなら符号拡張、符号なしデータならゼロ
拡張である。このように、３２ビット符号付きデータと
３２ビット符号なしデータを３３ビット符号付きデータ
に変換させることにより、符号付きデータと符号なしデ
ータを同じ方法で乗算実行することができる。一方、Ｂ
レジスタ３２と付加ビット３４はゼロにする。

次に、デコード回路３７がＭレジスタ３３のＬＳＢ値と
付加ビット３４の２ビツトをデコードし、第５図に示す
ような演算操作をＡＬＵ３５に指定する。ＡＬｔＪ３５
で実行された演算結果をＢレジスタ３２に戻す。そして
、Ｂレジスタ３２゜Ｍレジスタ３３および付加ビット３
４を結合して１ビツト右方向に算術シフトを行う。

このようなＡＬＵ３５の演算と右シフトを３３回繰り返
すと、Ｂレジスタ３２とＭレジスタ３３とに６６ビツト
の積を得ることができる。Ｂレジスタ３２には、上位３
３ビット分が、Ｍレジスタ３３には下位３３ビット分が
格納されている。Ｂレジスタ３２を左に「１」ビットシ
フトする。この時、Ｂレジスタ３２のＬＳＢにはＭレジ
スタ３３のＭＳＢ値が入る。

以上のような方法で、３２ビツトデータどうじの乗算を
行い、６４ビツトの積をＢレジスタ３２およびＭレジス
タ３３に得ることができる。

ここで、オーバーフローの検出処理について説明する。

積を下位桁３２ビツトで表わす場合には、積が３２ビツ
トに納まらないことを示すオーバーフローの検出が必要
である。上位桁の全ビットが下位桁の符号ビットと一致
していない場合がオーバーフローであるので、乗算実行
後の上記状態でオーバーフローとなる条件は、符号付き
データならばＢレジスタ３２の各ビットの中でＭレジス
タ３３のＭＳＢと一致しないビットがあるとき、符号な
しデータならばＢレジスタ３２に格納されている値がゼ
ロ以外の時である。オーバーフローを検出するためには
、以下のような処理が必要である。

先ず、Ｍレジスタ３３の値をＤバス３に出力し、その値
をレジスタファイル２０中のレジスタであるＲＯレジス
タに格納する。次にＲＯレジスタの値をバレルシフタで
右方向に３２ビツトシフトし、その結果をＲ１レジスタ
に格納する。この時、符号付きデータの場合には算術シ
フトを行い、符号なしデータの場合は論理シフトを行う
。

すなわち、符号付きデータでＲＯレジスタの値が負の場
合には、全ビット１　（１６進数で（ＦＦＦＦＦＦＦＦ
Ｈ）　）となり、それ以外はゼロとなる。最後に、Ｒ１
レジスタの値をＡレジスタ３１に入力し、ＡＬＵ３５で
Ｂレジスタ３２の値と比較する。比較した結果、一致し
なければオーバーフローであることを示しており、ゼロ
フラグ３６がｒＯＪとなる。

一方、オーバーフローしていなければ比較結果が一致す
るのでゼロフラグ３６が「１」となる。

このように、ゼロフラグ３６の値によってオーバーフロ
ーの有無を検出することができる。つまり、ゼロフラグ
３６が「○」ならばオーバーフローであり、ゼロフラグ
３６が「１」ならばオーバーフローでないことを表わし
ている。

以上のように、乗算におけるオーバーフローを検出する
処理には、■積の読み出し、■シフト、■比較という３
サイクルの処理が必要となる。

［発明が解決しようとする課題］ 従来のデータ処理装置は以上のように構成されているの
で、乗算におけるオーバフローを検出するためには、３
サイクルを必要とし、処理時間が長（なるという問題点
があった。

この発明は、上記の問題点を解決するためになされたも
ので、積の下位桁データの符号が正の場合には積の上位
桁データをそのままＡＬＵに出力し、負の場合には積の
上位桁データの反転値をＡＬＵに出力するように制御す
ることにより、乗算におけるオーバフローを高速に検出
できるデータ処理装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るデータ処理装置は、第２の格納手段の最
上位ビットの値に応じて第１の格納手段に格納されてい
るデータの算術論理演算手段への反転出力または非反転
出力を制御する制御手段を設けたものである。

また、制御手段は、第２の格納手段の最上位ビットの値
と符号付きデータであるか符号なしデータであるかの情
報に応じて第１の格納手段に格納されているデータの算
術論理演算手段への反転出力または非反転出力を制御す
るように構成したものである。

［作用］ この発明においては、算術論理演算手段による乗算処理
がｍビットのデータとｎビットのデータとの乗算によっ
て得られる（ｍ＋ｎ）ビットの積のうち、上位桁のデー
タが第１の格納手段に格納され、下位桁のデータが第２
の格納手段に格納されると、制御手段が第２の格納手段
の最上位ビットの値に応じて第１の格納手段に格納され
ているデータの算術論理演算手段への反転出力または非
反転出力を制御し、算術論理演算手段が反転出力または
非反転出力された第１の格納手段に格納されているデー
タと第２の格納手段されたデータの値に応じてゼロ検出
ビットを設定する。

また、算術論理演算手段による乗算処理がｍビットのデ
ータとｎビットのデータとの乗算によって得られる（ｍ
＋ｎ）ビットの積のうち上位桁のデータが第１の格納手
段に格納され、下位桁のデータが第２の格納手段に格納
されると、制御手段が第２の格納手段の最上位上ビット
の値と符号付きデータであるか符号なしデータであるか
の情報に応じて第１の格納手段に格納されているデータ
の算術論理演算手段への反転出力または非反転出力を制
御し、算術論理演算手段が反転出力または非反転出力さ
れた第１の格納手段に格納されているデータの値に応じ
てゼロ検出ビットを設定する。

［実施例］ 第１図はこの発明の一実施例を示すデータ処理装置のう
ち、乗算処理に用いられる部分の構成を説明するブロッ
ク図であり、第４図と同一のものには同じ符号を付しで
ある。

図において、３ＢはＢレジスタ出力制御回路で、Ｍレジ
スタ３３のＭＳＢ値と扱うデータが符号付きであるか符
号なしであるかの情報をもとにＢレジスタ３２の出力を
制御する。３９は信号線で、現在処理しているデータが
符号付きであるか符号なしであるかを示す。

このように構成されたデータ処理装置において、算術論
理演算手段（この実施例ではＡＬＵ３５）による乗算処
理がｍビットのデータとｎビットのデータとの乗算によ
って得られる（ｍ＋ｎ）ビットの積のうち、上位桁のデ
ータが第１の格納手段（この実施例ではＢレジスタ３２
）に格納され、下位桁のデータが第２の格納手段（この
実施例ではＭレジスタ３３）に格納されると、制御手段
（この実施例ではＢレジスタ出力制御回路３８）が第２
の格納手段の最上位ビットの値に応じて第１の格納手段
に格納されているデータの算術論理演算手段への反転出
力または非反転出力を制御し、算術論理演算手段が反転
出力または非反転出力された第１の格納手段に格納され
ているデータの値に応じてゼロ検出ビットを設定する。

また、ＡＬＵ３５による乗算処理がｍビットのデータと
ｎビットのデータとの乗算によって得られる（　ｍ　＋
　ｎ　）ビットの積のうち、上位桁のデータがＢレジス
タ３２に格納され、下位桁のデータがＭレジスタ３３に
格納されると、Ｂレジスタ出力制御回路３８がＢレジス
タ３２の最上位ビットの値と符号付きデータであるか符
号なしデータであるかの情報に応じてＡレジスタ３１に
格納されているデータのＡＬＵ３５への反転出力または
非反転出力を制御し、ＡＬＵ３５が反転出力または非反
転出力されたＡレジスタ３１に格納されているデータと
Ｂレジスタ３２されたデータとからゼロ検出ビットを設
定する。

第２図は、第１図に示したＢレジスタ出力制御回路３８
の動作を説明する図であり、Ｍレジスタ３３のＭＳＢ値
と扱うデータが符号付きであるか符号なしであるかの情
報を示す信号線３９の内容からＢレジスタ３２の出力を
どのように制御するかを示したものである。

以下、第１図に示したデータ処理装置の各部の動作につ
いて説明する。

先ず、データを各レジスタに入力する。乗数をＡレジス
タ３１に、被乗数なＭレジスタ３３に入カする。その際
、それぞれのレジスタには３２ビツトのデータを３３ビ
ツトに拡張して格納する。

符号付きデータなら符号拡張、符号なしデータならゼロ
拡張である。このように、３２ビット符号付きデータと
３２ビット符号なしデータを３３ビット符号付きデータ
に変換させることにより、符号付きデータと符号なしデ
ータを同じ方法で乗算実行することができる。一方、Ｂ
レジスタ３２と付加ビット３４はゼロにする。

次に、デコード回路３７がＭレジスタ３３のＬＳＢ値と
付加ビット３４の２ビツトをデコードし、第５図に示す
ような演算操作をＡＬＵ３５に指定する。ＡＬＵ３５で
実行された演算結果をＢレジスタ３２に戻す。そして、
Ｂレジスタ３２゜Ｍレジスタ３３および付加ビット３４
を結合して１ビツト右方向に算術シフトを行う。

このようなＡＬｔＪ３５の演算と右シフトを３３回繰り
返すと、Ｂレジスタ３２とＭレジスタ３３とに６６ビツ
トの積を得ることができる。Ｂレジスタ３２には、上位
３３ビット分が、Ｍレジスタ３３には下位３３ビット分
が格納されている。Ｂレジスタ３２を左に「１」ビット
シフトする。この時、Ｂレジスタ３２のＬＳＢにはＭレ
ジスタ３３のＭＳＢ値が入る。

以上のような方法で、３２ビツトデータどうじの乗算を
行い、６４ビツトの積をＢレジスタ３２およびＭレジス
タ３３に得ることができる。

以下、この発明に係る乗算処理時のオーバーフローの検
出処理について説明する。

積を下位桁３２ビツトで表わす場合には、積が３２ビツ
トに納まらないことを示すオーバフローの検出が必要で
ある。上位桁の全ビットが下位桁の符号ビットと一致し
ていない場合がオーバフローであるので、乗算実行後の
上記状態でオーバフローとなる条件は、符号付きデータ
ならばＢレジスタ３２に格納されている値の各ビットの
中でＭレジスタ３３のＭＳＢ値と一致しないビットがあ
る時、符号なしデータならばＢレジスタ３２に格納され
ている値がゼロ以外の時である。オーバフローを検出す
るためには、以下のような処理が必要である。

先ず、Ａレジスタ３１の値をゼロにしてＡＬＵ３５に出
力する。Ｂレジスタ３２の値はＢレジスタ出力制御回路
３８による指示に従って出力する。すなわち、符号付き
データを扱っている場合には、Ｍレジスタ３３のＭＳＢ
値が「１」の時のみ、Ｂレジスタ３２の値を反転して出
力し、それ以外の時には、そのまま出力する。符号なし
データを扱っている場合には、Ｍレジスタ３３のＭＳＢ
値にかかわらずＢレジスタ３２の値をそのまま出力する
。このような制御を行うことによって、積の符号や符号
付きデータであるか符号なしデータであるかの区別なく
、Ｂレジスタ３２からの出力がオーバフローのない場合
には必ずゼロになる。ＡＬＵ３５ではＡレジスタ３１か
らの出力とＢレジスタ３２からの出力との論理和をとる
。つまり、Ｂレジスタ３２の値をそのままＤバス３に出
力することになる。この時、オーバフローでなければ演
算結果がゼロとなるのでゼロフラグ３６が「１」となる
。オーバフローであれば演算結果がゼロにならないので
、ゼロフラグ３６がｒＯＪとなる。このように、ゼロフ
ラグ３６によって乗算におけるオーバフローの検出を行
うことができる。

第３図はこの発明に係るデータ処理装置におけるオーバ
フロー検出処理手順の一例を説明するフローチャートで
ある。なお、（１）〜（１０）は各ステップを示す。

ＡＬＵ３５による乗算処理が実行されると、Ｂレジスタ
３２には積の上位桁が、Ｍレジスタ３３には積の下位桁
が格納される（１）。次にＡレジスタ３１にｒＯＪをセ
ットする（２）。信号線３９が符号付きデータを示して
いるか符号なしデータを示してるかを判定しく３）、符
号付きデータならば、さらにＭレジスタ３３のＭＳＢの
値を判定する（４）。この判定でＭＳＢ値が「ｌ」なら
ばＢレジスタ３２の値を反転してＡＬＵ３５に出力しく
５）　　　ｒｏＪならばＢレジスタ３２の値をそのまま
ＡＬＵ３５に出力する（６）　　一方、ステップ（３）
の判定で符号なしデータと判定された場合は、Ｍレジス
タ３３のＭＳＢ値に関係なくＢレジスタ３２の値をその
ままＡＬＵ３５に出力する（６）。このような操作を行
うことにより、Ｂレジスタ３２からの出力は、オーバフ
ローが発生していなければゼロとなる。次に、ＡＬＵ３
５でＡレジスタ３１の値（＝Ｏ）とＢレジスタ３２から
の出力との論理和をとり（７）、演算結果がｒＯＪかど
うかを判定しく８）、「「０」ならばゼロフラグ３６に
「１」がセットされ、オーバフローでないことを示す（
９）　　一方、ステップ（８）の判定で「１」ならばゼ
ロフラグ３６にｒＯＪがセットされ、オーバフローであ
ることを示す（ｌＯ）。こうしてオーバフロー検出処理
を終了し、他の処理に移行する。

［発明の効果］ 以上説明したように、この発明は第２の格納手段の最上
位ビットの値に応じて第１の格納手段に格納されている
データの算術論理演算手段への反転出力または非反転出
力を制御する制御手段を設けたので、符号付きデータに
対してオーバフローのない場合には積の上位桁データが
ゼロとなるように第１の格納手段の出力を算術論理演算
手段に出力できる。

また、制御手段は、第２の格納手段の最上位ビットの値
と符号付きデータであるか符号なしデータであるかの情
報に応じて第１の格納手段に格納されているデータの算
術論理演算手段への反転出力または非反転出力を制御す
るように構成したので、積の符号や符号付きデータであ
るか符号なしデータであるかの区別なく、オーバフロー
のない場合には積の上位桁データがゼロとなるように第
１の格納手段の出力を算術論理演算手段に出力できる。

従って、乗算を実行した後、上位桁データを算術論理演
算手段に出力するだけでゼロフラグによるオーバフロー
の検出を行うことが可能となり、従来の読み出し処理、
ビットシフト処理等を実行しないで済み、乗算処理時の
オーバフロー検出処理を大幅に高速化できる等の効果を
奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図、第２図は、第１図に示したＢ
レジスタ出力制御回路の動作を説明する図、第３図はこ
の発明に係るデータ処理装置におけるオーバフロー検出
処理手順の一例を説明するフローチャート、第４図は従
来のデータ処理装置における乗算処理に用いられる部分
の構成説明するブロック図、第５図は、第４図に示した
デコード回路のデコード状態に基づ＜ＡＬＵの実行演算
種別対応を説明する対応図、第６図は、第４図に示した
データ処理装置における乗算実行処理シーケンスを説明
する図である。 図において、１はＳ１バス、２はＳ２バス、３はＤバス
、１０は定数ＲＯＭ、２０はレジスタファイル、３１は
Ａレジスタ、３２はＢレジスタ、３３はＭレジスタ、３
４は付加ビット、３５はＡＬＵ、３６はゼロフラグ、３
７はデコード回路、３８はＢレジスタ出力制御回路、３
９は信号線、４０はバレルシフタである。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ｍビットのデータとｎビットのデータとの算術演
   算を実行する算術論理演算手段と、ｍビットのデータと
   ｎビットのデータとの乗算によって得られる（ｍ＋ｎ）
   ビットの積のうち上位桁のデータを格納するための前記
   算術論理演算手段への出力経路を有する第１の格納手段
   と、ｍビットのデータとｎビットのデータとの乗算によ
   って得られる（ｍ＋ｎ）ビットの積のうち下位桁のデー
   タを格納する第２の格納手段と、前記算術論理演算手段
   における演算結果に応じて論理状態が設定されるゼロ検
   出ビットを備えたデータ処理装置において、前記第２の
   格納手段の最上位ビットの値に応じて前記第１の格納手
   段に格納されているデータの前記算術論理演算手段への
   反転出力または非反転出力を制御する制御手段とを具備
   したことを特徴とするデータ処理装置。
2. （２）制御手段は、第２の格納手段の最上位ビットの値
   と符号付きデータであるか符号なしデータであるかの情
   報に応じて第１の格納手段に格納されているデータの前
   記算術論理演算手段への反転出力または非反転出力を制
   御することを特徴とする請求項（１）記載のデータ処理
   装置。