JPH0432236A - はんだバンプ製造方法 - Google Patents
はんだバンプ製造方法Info
- Publication number
- JPH0432236A JPH0432236A JP2139460A JP13946090A JPH0432236A JP H0432236 A JPH0432236 A JP H0432236A JP 2139460 A JP2139460 A JP 2139460A JP 13946090 A JP13946090 A JP 13946090A JP H0432236 A JPH0432236 A JP H0432236A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal layer
- window
- solder
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えばフリップチップ実装法等において、半
導体チップと基板との接続を行うためのはんだバンブを
製造する方法に関し、さらに詳しくは、ＣｄＴｅ等の化
合物半導体チップにはんだバンブを形成するのに適した
方法に関する。
導体チップと基板との接続を行うためのはんだバンブを
製造する方法に関し、さらに詳しくは、ＣｄＴｅ等の化
合物半導体チップにはんだバンブを形成するのに適した
方法に関する。
〈従来の技術〉
半導体素子等を高密度に実装する技術の一つにフリップ
チップ実装法がある。フリップチップ実装法は、半導体
チップの表面に形成された電極パッド上にはんだバンブ
を形成し、そのはんだのりフローによって基板の導体部
にチップを直接接続する方法であり、ＩＣチップやＬＳ
Ｉチップの高密度実装に広く利用されている。
チップ実装法がある。フリップチップ実装法は、半導体
チップの表面に形成された電極パッド上にはんだバンブ
を形成し、そのはんだのりフローによって基板の導体部
にチップを直接接続する方法であり、ＩＣチップやＬＳ
Ｉチップの高密度実装に広く利用されている。
また、半導体センサを用いた放射線像の撮像装置等にお
いては、半導体センサのチップを例えば２次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のＩＣチップ等と同様のフリップチッ
プ実装法が採用されている。
いては、半導体センサのチップを例えば２次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のＩＣチップ等と同様のフリップチッ
プ実装法が採用されている。
このようなはんだバンブの構造としては、例えば第３図
に示すように、Ｓｉチップ３１表面の電極パッド３３上
にカレントメタル層３４が形成され、さらにそのメタル
層上に、接着メタル層としてのＣｒ層、拡散防止メタル
層としてのＣｕ層および酸化保護メタル層としてのＡｕ
層の３層からなるバリアメタル層３５が形成され、そし
て、このバリアメタル層上にバンプ状のはんだ３６が形
成された構造のものが一般的である。なお、３７はＳｉ
Ｏｚｍ縁膜（パッシベーション膜）で、この絶縁膜の形
成には、一般に、プラズマＣＶＤ法やＳＯＣ（スピンオ
ングラス）法等が採用されている。
に示すように、Ｓｉチップ３１表面の電極パッド３３上
にカレントメタル層３４が形成され、さらにそのメタル
層上に、接着メタル層としてのＣｒ層、拡散防止メタル
層としてのＣｕ層および酸化保護メタル層としてのＡｕ
層の３層からなるバリアメタル層３５が形成され、そし
て、このバリアメタル層上にバンプ状のはんだ３６が形
成された構造のものが一般的である。なお、３７はＳｉ
Ｏｚｍ縁膜（パッシベーション膜）で、この絶縁膜の形
成には、一般に、プラズマＣＶＤ法やＳＯＣ（スピンオ
ングラス）法等が採用されている。
〈発明が解決しようとする課題〉
ところで、放射線検出素子等においては、ＣｄＴｅ等の
化合物半導体結晶が用いられており、このＣｄＴｅ等は
、機械的強度が弱いため、素子作成の初期において強度
の高い絶縁材料で覆う必要がある。また、化合物半導体
は高温にさらされると、組成ずれが生じるため、絶縁膜
形成を低温で行う必要がある。ここで、ＣｄＴｅにプラ
ズマＣＶＤ法等によって絶縁膜を形成する際、膜を得る
ことのできる程度の低温で成膜を行うと、良好な膜質が
得られない。以上のことから、従来、化合物半導体には
んだバンプを形成するにあたり、化合物半導体結晶を劣
化させることなく、良好な膜質の絶縁膜つまりパッシベ
ーション膜を得ることは困難であった。
化合物半導体結晶が用いられており、このＣｄＴｅ等は
、機械的強度が弱いため、素子作成の初期において強度
の高い絶縁材料で覆う必要がある。また、化合物半導体
は高温にさらされると、組成ずれが生じるため、絶縁膜
形成を低温で行う必要がある。ここで、ＣｄＴｅにプラ
ズマＣＶＤ法等によって絶縁膜を形成する際、膜を得る
ことのできる程度の低温で成膜を行うと、良好な膜質が
得られない。以上のことから、従来、化合物半導体には
んだバンプを形成するにあたり、化合物半導体結晶を劣
化させることなく、良好な膜質の絶縁膜つまりパッシベ
ーション膜を得ることは困難であった。
〈課題を解決するための手段〉
上記の従来の問題点を解決するために、本発明では、実
施例に対応する第１図に示すように、化合物半導体１の
表面を、ＥＣＲ−ＣＶＤ法によって、少なくともＮを含
むＳｉ化合物の絶縁膜（例えばＳｉ３Ｎ、膜等）７で被
覆した後、その絶縁膜７の窓明けを行って化合物半導体
１の一部を露呈させ、次いで、その露呈部に電極パッド
３を形成する。そして、この電極パッド３上にバンプ状
のはんだ６を所定のメタル層４．５を挟んで形成してい
る。
施例に対応する第１図に示すように、化合物半導体１の
表面を、ＥＣＲ−ＣＶＤ法によって、少なくともＮを含
むＳｉ化合物の絶縁膜（例えばＳｉ３Ｎ、膜等）７で被
覆した後、その絶縁膜７の窓明けを行って化合物半導体
１の一部を露呈させ、次いで、その露呈部に電極パッド
３を形成する。そして、この電極パッド３上にバンプ状
のはんだ６を所定のメタル層４．５を挟んで形成してい
る。
く作用〉
絶縁膜の形成にＥＣＲ−ＣＶＤ法を採用することにより
、常温で良好な膜質のＳｉ３Ｎ、膜等を成膜することが
できる。ここで、Ｓｉ、Ｎ、は、ＣｄＴｅ等との付着強
度が強く、しかも汚染等の原因となる水素やナトリウム
を通さない。また、酸素を含まないことから、ＣｄＴｅ
の酸化を防ぐことができる。
、常温で良好な膜質のＳｉ３Ｎ、膜等を成膜することが
できる。ここで、Ｓｉ、Ｎ、は、ＣｄＴｅ等との付着強
度が強く、しかも汚染等の原因となる水素やナトリウム
を通さない。また、酸素を含まないことから、ＣｄＴｅ
の酸化を防ぐことができる。
〈実施例〉
第１図は、本発明方法の手順を説明する図であって、放
射線検出素子アレイに本発明を適用した例を示す。
射線検出素子アレイに本発明を適用した例を示す。
まず、（ａ）に示すように、ＣｄＴｅウェハ１の片面を
、研摩しさらに表面処理を行った後、その処理面にＡｕ
を一様に蒸着して、共通のバイアス電極２を形成する０
次いで、その電極２の形成面および側面に、ＥＣＲ−Ｃ
ＶＤ法によって５ｉ３Ｎ４膜７を形成した後、ウェハ１
の反対面の研摩・表面処理を行う（ハ）。このとき、Ｅ
ＣＲ−ＣＶＤ法は異方性が大きいので、５ｉｓＮａ膜７
の積層時にはウェハ１を傾けたり、あるいは回転させっ
つ成膜を行う。
、研摩しさらに表面処理を行った後、その処理面にＡｕ
を一様に蒸着して、共通のバイアス電極２を形成する０
次いで、その電極２の形成面および側面に、ＥＣＲ−Ｃ
ＶＤ法によって５ｉ３Ｎ４膜７を形成した後、ウェハ１
の反対面の研摩・表面処理を行う（ハ）。このとき、Ｅ
ＣＲ−ＣＶＤ法は異方性が大きいので、５ｉｓＮａ膜７
の積層時にはウェハ１を傾けたり、あるいは回転させっ
つ成膜を行う。
次に、ＥＣＲ−ＣＶＤ法により、ウェハ１の反対面にＳ
ｉ、Ｎ４膜７を形成する。このとき、５ｉ３Ｎ４膜７の
下層にフォトレジスト膜を形成しておき、リフトオフ法
によって（Ｃ）に示すようにＳｉ、Ｎ４膜７の窓明けを
行って、信号取り出し用の電極部のパターンを得る。次
いで、無電解メツキ法にょって、開口した窓部にＮｉ製
の電極パッド３を形成する（口）。
ｉ、Ｎ４膜７を形成する。このとき、５ｉ３Ｎ４膜７の
下層にフォトレジスト膜を形成しておき、リフトオフ法
によって（Ｃ）に示すようにＳｉ、Ｎ４膜７の窓明けを
行って、信号取り出し用の電極部のパターンを得る。次
いで、無電解メツキ法にょって、開口した窓部にＮｉ製
の電極パッド３を形成する（口）。
次に、Ｃｒを一様に蒸着してカレントメタル層４を形成
しくｅ）、次いで、そのカレントメタル層４上に、ＥＣ
Ｒ−ＣＶＤ法により、Ｓｉｎ、膜８を形成する。このと
き、ＳｉＯ□膜８の下層にフォトレジスト膜を形成して
おき、リフトオフ法によってＳｉｎｇ膜８の窓明けを行
って、はんだバンプ形成部に相応する部分のカレントメ
タル層４を露呈させる（ｆ）。
しくｅ）、次いで、そのカレントメタル層４上に、ＥＣ
Ｒ−ＣＶＤ法により、Ｓｉｎ、膜８を形成する。このと
き、ＳｉＯ□膜８の下層にフォトレジスト膜を形成して
おき、リフトオフ法によってＳｉｎｇ膜８の窓明けを行
って、はんだバンプ形成部に相応する部分のカレントメ
タル層４を露呈させる（ｆ）。
次に、Ｓｉｎ、膜８上のみに、フォトレジスト膜９を形
成し、次いでＣｒ５ＣｕおよびＡｕを順次−様に蒸着し
てバリアメタル層５を形成した後（６）、リフトオフ法
によってバリアメタル層５の不要な部分を除去する（ハ
）。
成し、次いでＣｒ５ＣｕおよびＡｕを順次−様に蒸着し
てバリアメタル層５を形成した後（６）、リフトオフ法
によってバリアメタル層５の不要な部分を除去する（ハ
）。
次に、はんだメツキ浴中で、カレントメタル層４を電流
通路とする電解メツキにより、バリアメタル層５表面上
に所定量のはんだ６ａを析出する（ｉ）。次いでＳｉｎ
、膜８をエツチングにより除去し、さらに、バリアメタ
ル層５をマスクとしてカ１／ントメタル層４のエツチン
グを行う（ｊ）。このとき、５ｉｎ２膜のエッチャント
としては、ＢＨＦ（バッフアートフン酸）を、またカレ
ントメタル（Ｃｒ）４のエッチャントとしては、（フェ
リシアン化カリ＋ＫＯＨ＋Ｈ２Ｏ）溶液を用いる。
通路とする電解メツキにより、バリアメタル層５表面上
に所定量のはんだ６ａを析出する（ｉ）。次いでＳｉｎ
、膜８をエツチングにより除去し、さらに、バリアメタ
ル層５をマスクとしてカ１／ントメタル層４のエツチン
グを行う（ｊ）。このとき、５ｉｎ２膜のエッチャント
としては、ＢＨＦ（バッフアートフン酸）を、またカレ
ントメタル（Ｃｒ）４のエッチャントとしては、（フェ
リシアン化カリ＋ＫＯＨ＋Ｈ２Ｏ）溶液を用いる。
そして、バリアメタル層５上に析出したはんだ６ａのウ
ェットバックを行って、半球状のはんだバンブ６を得る
（ト）。最後に、ＲＩＥ（リアクティブ・イオン・エツ
チング）法等によって５ｉ３Ｎ４７の窓明けを行って、
第２図に示すように、バイアス電極２のコンタクトホー
ル２ａを開孔する。
ェットバックを行って、半球状のはんだバンブ６を得る
（ト）。最後に、ＲＩＥ（リアクティブ・イオン・エツ
チング）法等によって５ｉ３Ｎ４７の窓明けを行って、
第２図に示すように、バイアス電極２のコンタクトホー
ル２ａを開孔する。
以上の本発明実施例の手順によると、プロセスの初期段
階、つまり電極バッド３を形成する前に、ＣｄＴｅウェ
ハ１の表面をＳｔ、、Ｎ４膜７で被覆するので、プロセ
ス中におけるＣｄＴｅウェハ１の破損や汚染等を少なく
することができる。しかも、Ｓｉ、Ｎ４膜７の形成に、
ＥＣＲ−ＣＶＤ法を採用することにより、その膜を常温
で成膜でき、ＣｄＴｅ結晶が劣化することもない。また
Ｓｉ、Ｎ４はＣｄＴｅとの付着強度が強（、ＣｄＴｅウ
ェハ１を強固に保護することができる。さらに、ウェハ
１全体を酸素を含まないＳｉ、Ｎ、膜７で覆うことによ
り、ＣｄＴｅ表面の酸化を防ぐことができる。
階、つまり電極バッド３を形成する前に、ＣｄＴｅウェ
ハ１の表面をＳｔ、、Ｎ４膜７で被覆するので、プロセ
ス中におけるＣｄＴｅウェハ１の破損や汚染等を少なく
することができる。しかも、Ｓｉ、Ｎ４膜７の形成に、
ＥＣＲ−ＣＶＤ法を採用することにより、その膜を常温
で成膜でき、ＣｄＴｅ結晶が劣化することもない。また
Ｓｉ、Ｎ４はＣｄＴｅとの付着強度が強（、ＣｄＴｅウ
ェハ１を強固に保護することができる。さらに、ウェハ
１全体を酸素を含まないＳｉ、Ｎ、膜７で覆うことによ
り、ＣｄＴｅ表面の酸化を防ぐことができる。
なお、プロセスの初期においてウェハ１の表面を被覆す
る絶縁膜としては、Ｓｉ３Ｎ、膜のほか、５ｉＯＮある
いはＳｉ、Ｎ、ｆ等の、Ｎを含んだＳｉ化合物の絶縁膜
であってもよい。
る絶縁膜としては、Ｓｉ３Ｎ、膜のほか、５ｉＯＮある
いはＳｉ、Ｎ、ｆ等の、Ｎを含んだＳｉ化合物の絶縁膜
であってもよい。
また、本発明は、放射線検出素子アレイのほか、化合物
半導体結晶を用いた、他のセンサアレイにも適用可能で
ある。
半導体結晶を用いた、他のセンサアレイにも適用可能で
ある。
〈発明の効果〉
以上説明したように、本発明によれば、はんだバンブを
形成する電極バッドの形成前に、ＥＣＲＣＶＤ法によっ
て、ＣｄＴｅ等の化合物半導体の表面を、Ｓｉ、Ｎ、膜
等の絶縁膜により被覆したので、絶縁膜形成時に化合物
半導体結晶が劣化することがなく、また、はんだバンブ
製造プロセス中における素子の破損や汚染等が少ない。
形成する電極バッドの形成前に、ＥＣＲＣＶＤ法によっ
て、ＣｄＴｅ等の化合物半導体の表面を、Ｓｉ、Ｎ、膜
等の絶縁膜により被覆したので、絶縁膜形成時に化合物
半導体結晶が劣化することがなく、また、はんだバンブ
製造プロセス中における素子の破損や汚染等が少ない。
しがも、素子全体をＣｄＴｅ等との付着強度が強い５ｉ
ｓＮｉ膜等によって被覆するので、機械的強度が強くな
る。これらのことから、フリップチップ実装法等に用い
る化合物半導体素子の特性ならびに強度等の向上をはか
ることができる。
ｓＮｉ膜等によって被覆するので、機械的強度が強くな
る。これらのことから、フリップチップ実装法等に用い
る化合物半導体素子の特性ならびに強度等の向上をはか
ることができる。
第１図および第２図は本発明方法の手順を説明する図で
ある。 第３図ははんだバンブの一般的な構造例を示す図である
。 １・・・ＣｄＴｅウェハ ２・・・バイアス電極 ３・・・信号取り出し用の電極バッド ４・・・カレントメタル層 ５・・・バリアメタル層 ６・・・はんだバンブ ７・・・Ｓｉ、Ｎ４膜（絶縁膜） 第２図 第３図 特許出願人 株式会社島津製作所代 理 人
弁理士 西１）新
ある。 第３図ははんだバンブの一般的な構造例を示す図である
。 １・・・ＣｄＴｅウェハ ２・・・バイアス電極 ３・・・信号取り出し用の電極バッド ４・・・カレントメタル層 ５・・・バリアメタル層 ６・・・はんだバンブ ７・・・Ｓｉ、Ｎ４膜（絶縁膜） 第２図 第３図 特許出願人 株式会社島津製作所代 理 人
弁理士 西１）新
Claims (1)
- 化合物半導体の表面を、ＥＣＲ−ＣＶＤ法によって、
少なくともＮを含むＳｉ化合物の絶縁膜で被覆した後、
その絶縁膜の窓明けを行って上記化合物半導体の一部を
露呈させ、次いで、その露呈部に電極パッドを形成した
後に、この電極パッド上にバンプ状のはんだを所定のメ
タル層を挟んで形成する、はんだバンプ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139460A JPH0432236A (ja) | 1990-05-29 | 1990-05-29 | はんだバンプ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139460A JPH0432236A (ja) | 1990-05-29 | 1990-05-29 | はんだバンプ製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432236A true JPH0432236A (ja) | 1992-02-04 |
Family
ID=15245742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139460A Pending JPH0432236A (ja) | 1990-05-29 | 1990-05-29 | はんだバンプ製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432236A (ja) |
-
1990
- 1990-05-29 JP JP2139460A patent/JPH0432236A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7642629B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
| JP4049035B2 (ja) | 半導体装置の製造方法 | |
| JPH08293492A (ja) | 半導体装置の製造方法 | |
| JPH0432236A (ja) | はんだバンプ製造方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JPH03198342A (ja) | 半導体装置の製造方法 | |
| JP3506686B2 (ja) | 半導体装置の製造方法 | |
| JPH03188684A (ja) | 半導体放射線検出素子アレイおよびはんだバンプの作成方法 | |
| JPH10209154A (ja) | 半導体装置 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JPH0350734A (ja) | 集積回路の製造方法 | |
| JPH11274374A (ja) | 半導体パッケージ及びその製造方法 | |
| KR100800949B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0422131A (ja) | 半導体装置の製造方法 | |
| JP4067643B2 (ja) | 半導体装置の製造方法及び半導体装置を製造するための製造装置 | |
| JPH0846042A (ja) | バイアホールの形成方法 | |
| JP2917362B2 (ja) | 半導体装置の製造方法 | |
| TW546753B (en) | Testing and packaging method for the bonding pad of semiconductor chip | |
| JPS63305533A (ja) | 半導体装置の製造方法 | |
| GB2244176A (en) | Method and apparatus for forming a conductive pattern on an integrated circuit | |
| JPS6091660A (ja) | 半導体装置の製造方法 | |
| JPS6059742B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6086840A (ja) | 半導体装置の製造方法 | |
| JPH0444232A (ja) | 集積回路の製造方法 | |
| JPS58219741A (ja) | 半導体装置 |