JPH04322447A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04322447A JPH04322447A JP9096491A JP9096491A JPH04322447A JP H04322447 A JPH04322447 A JP H04322447A JP 9096491 A JP9096491 A JP 9096491A JP 9096491 A JP9096491 A JP 9096491A JP H04322447 A JPH04322447 A JP H04322447A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にエピタキシャル層の絶縁分離領域の形成方法
に関する。
関し、特にエピタキシャル層の絶縁分離領域の形成方法
に関する。
【０００２】
【従来の技術】エピタキシャル層を有するプレーナ型バ
イポーラ集積回路の素子間分離領域の形成の技術として
は、基板と同じ導電型の絶縁拡散領域をエピタキシャル
層表面から基板へ到達させて行なう方法が一般的である
が、高耐圧用としてエピタキシャル層を厚くする場合に
は、基板と同じ導電型の埋込拡散領域をあらかじめ基板
に設けておき、エピタキシャル層形成以後の熱履歴によ
る外方拡散にて上述の絶縁拡散領域と連結するようにし
ている。この方法による従来例を図面を用いて説明する
。図６（ａ），（ｂ）は従来の素子間分離領域の形成方
法を説明するための半導体チップの上面図及びＥ−Ｅ線
断面図である。
イポーラ集積回路の素子間分離領域の形成の技術として
は、基板と同じ導電型の絶縁拡散領域をエピタキシャル
層表面から基板へ到達させて行なう方法が一般的である
が、高耐圧用としてエピタキシャル層を厚くする場合に
は、基板と同じ導電型の埋込拡散領域をあらかじめ基板
に設けておき、エピタキシャル層形成以後の熱履歴によ
る外方拡散にて上述の絶縁拡散領域と連結するようにし
ている。この方法による従来例を図面を用いて説明する
。図６（ａ），（ｂ）は従来の素子間分離領域の形成方
法を説明するための半導体チップの上面図及びＥ−Ｅ線
断面図である。
【０００３】図６（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１上にＰ＋ 型埋込領域２を形成したのち全
面にＮ− 型エピタキシャル層３を成長させる。次でＰ
＋ 型埋込領域４を拡散した後、熱押込みによってＰ＋
型埋込領域２とＰ＋ 型絶縁領域４を連結させて素子
分離を行なう。すなわち、Ｐ＋ 型埋込領域２とＰ＋
型絶縁領域４とで囲まれたＮ− 型エピタキシャル層３
内にトランジスタやダイオード等を形成するための活性
素子領域５を分離形成する。
リコン基板１上にＰ＋ 型埋込領域２を形成したのち全
面にＮ− 型エピタキシャル層３を成長させる。次でＰ
＋ 型埋込領域４を拡散した後、熱押込みによってＰ＋
型埋込領域２とＰ＋ 型絶縁領域４を連結させて素子
分離を行なう。すなわち、Ｐ＋ 型埋込領域２とＰ＋
型絶縁領域４とで囲まれたＮ− 型エピタキシャル層３
内にトランジスタやダイオード等を形成するための活性
素子領域５を分離形成する。
【０００４】このとき、Ｐ＋ 型埋込領域２のレイアウ
ト方法は、活性素子領域５の外側全面にＰ＋ 型埋込領
域２が形成されるようにしていた。これは、Ｐ＋ 型埋
込領域２形成用のフォトマスク作成上の便宜からである
。すなわち、Ｐ＋ 型埋込領域２のマスクデータはＰ＋
型絶縁領域４のマスクデータと同様に、活性素子領域
５のパターンを所定の大きさに外側へ拡大したデータと
して予め素子部のマスクデータ内に入れておき、素子部
データのレイアウト完了と同時に自動的に絶縁分離領域
のレイアウトも完了するようにしていた。しかしこの方
法では、活性素子領域５を拡大した部分以外がすべてＰ
＋ 型埋込領域２として形成されてしまい、製品全体パ
ターンのかなり大きな面積を占める。そして特にＰ＋
型埋込領域２の濃度が高く、Ｎ− 型エピタキシャル層
３の濃度が低い場合には、Ｎ− 型エピタキシャル層３
成長時にＰ＋ 型埋込領域２の不純物が外部へ蒸発し、
所望の不純物プロファイルを乱す、いわゆるオートドー
ピングを起こしていた。
ト方法は、活性素子領域５の外側全面にＰ＋ 型埋込領
域２が形成されるようにしていた。これは、Ｐ＋ 型埋
込領域２形成用のフォトマスク作成上の便宜からである
。すなわち、Ｐ＋ 型埋込領域２のマスクデータはＰ＋
型絶縁領域４のマスクデータと同様に、活性素子領域
５のパターンを所定の大きさに外側へ拡大したデータと
して予め素子部のマスクデータ内に入れておき、素子部
データのレイアウト完了と同時に自動的に絶縁分離領域
のレイアウトも完了するようにしていた。しかしこの方
法では、活性素子領域５を拡大した部分以外がすべてＰ
＋ 型埋込領域２として形成されてしまい、製品全体パ
ターンのかなり大きな面積を占める。そして特にＰ＋
型埋込領域２の濃度が高く、Ｎ− 型エピタキシャル層
３の濃度が低い場合には、Ｎ− 型エピタキシャル層３
成長時にＰ＋ 型埋込領域２の不純物が外部へ蒸発し、
所望の不純物プロファイルを乱す、いわゆるオートドー
ピングを起こしていた。
【０００５】このオートドーピング対策を施した例を図
７（ａ），（ｂ）に示す。すなわち、図７（ａ）に示す
ように、Ｐ＋ 型埋込領域２内に抜取り領域１０を設け
るものである。これはＰ＋ 埋込領域２の不必要な部分
をマスクデータ作成時に除いておき、オートドーピング
が発生しない最小限度の埋込面積に抑えるというもので
あった。
７（ａ），（ｂ）に示す。すなわち、図７（ａ）に示す
ように、Ｐ＋ 型埋込領域２内に抜取り領域１０を設け
るものである。これはＰ＋ 埋込領域２の不必要な部分
をマスクデータ作成時に除いておき、オートドーピング
が発生しない最小限度の埋込面積に抑えるというもので
あった。
【０００６】
【発明が解決しようとする課題】この従来のオートドー
ピング対策を施した素子分離領域の形成方法では、マス
クデータ作成が煩雑になるという欠点があった。すなわ
ち、Ｐ＋ 型埋込領域２のデータは、まず前述のように
活性素子領域５を拡大したデータを作った後、新たに抜
取り領域１０のパターンを考え、データの合成を行なっ
て作成しなければならなかった。特に、複雑なレイアウ
ト図面の場合、抜取り領域１０を細く作ることは容易で
なく、必要な部分まで抜き取るなどの危険性も大きい。 また、大雑把に作ればさほど面積縮小にならないなどの
問題点があった。
ピング対策を施した素子分離領域の形成方法では、マス
クデータ作成が煩雑になるという欠点があった。すなわ
ち、Ｐ＋ 型埋込領域２のデータは、まず前述のように
活性素子領域５を拡大したデータを作った後、新たに抜
取り領域１０のパターンを考え、データの合成を行なっ
て作成しなければならなかった。特に、複雑なレイアウ
ト図面の場合、抜取り領域１０を細く作ることは容易で
なく、必要な部分まで抜き取るなどの危険性も大きい。 また、大雑把に作ればさほど面積縮小にならないなどの
問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型の半導体基板上に素子間分離のた
めの第１導電型の埋込領域を形成する工程と、この埋込
領域を含む全面に第２導電型のエピタキシャル層を形成
する工程と、このエピタキシャル層表面から前記埋込領
域に連結するように素子間分離のための第１導電型の絶
縁領域を形成する工程と、前記埋込領域および前記絶縁
領域とで分離された前記エピタキシャル層内に活性素子
領域を形成する工程とを含む半導体装置の製造方法にお
いて、前記埋込領域は前記活性素子領域を有限幅の枠状
に取り囲むように配置するものである。
造方法は、第１導電型の半導体基板上に素子間分離のた
めの第１導電型の埋込領域を形成する工程と、この埋込
領域を含む全面に第２導電型のエピタキシャル層を形成
する工程と、このエピタキシャル層表面から前記埋込領
域に連結するように素子間分離のための第１導電型の絶
縁領域を形成する工程と、前記埋込領域および前記絶縁
領域とで分離された前記エピタキシャル層内に活性素子
領域を形成する工程とを含む半導体装置の製造方法にお
いて、前記埋込領域は前記活性素子領域を有限幅の枠状
に取り囲むように配置するものである。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ），（ｂ）〜図３（ａ），（ｂ）は本発明
第１の実施例を説明するための工程順に示した半導体チ
ップの上面図およびＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線の断
面図である。
る。図１（ａ），（ｂ）〜図３（ａ），（ｂ）は本発明
第１の実施例を説明するための工程順に示した半導体チ
ップの上面図およびＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線の断
面図である。
【０００９】まず図１（ａ），（ｂ）に示すように比抵
抗１０〜５０Ω・ｃｍのＰ型シリコン基板１にボロンの
拡散あるいはイオン注入によって層抵抗数十〜数百Ω／
□のＰ＋ 型埋込領域２を枠状に形成する。
抗１０〜５０Ω・ｃｍのＰ型シリコン基板１にボロンの
拡散あるいはイオン注入によって層抵抗数十〜数百Ω／
□のＰ＋ 型埋込領域２を枠状に形成する。
【００１０】次に、図２（ａ），（ｂ）に示すように、
比抵抗約３〜１０Ω・ｃｍ，厚さ約１０〜２０μｍのＮ
− 型エピタキシャル層３を、例えばＳｉＣｌ４ ガス
を使って約１１８５℃で全面に成長させる。その後、Ｎ
− 型エピタキシャル層３表面から、ボロンの拡散ある
いはイオン注入によって、層抵抗５〜１０Ω／□のＰ＋
型絶縁領域４を形成する。
比抵抗約３〜１０Ω・ｃｍ，厚さ約１０〜２０μｍのＮ
− 型エピタキシャル層３を、例えばＳｉＣｌ４ ガス
を使って約１１８５℃で全面に成長させる。その後、Ｎ
− 型エピタキシャル層３表面から、ボロンの拡散ある
いはイオン注入によって、層抵抗５〜１０Ω／□のＰ＋
型絶縁領域４を形成する。
【００１１】次に図３（ａ），（ｂ）に示すように、１
２００℃の酸化・押し込みを約２〜４時間行ない、Ｐ＋
型絶縁領域５をＰ＋ 型埋込領域２に連結させ素子分
離領域を形成する。その後、種々の拡散・イオン注入等
によってトランジスタやダイオード等の活性素子領域５
をＮ− 型エピタキシャル層３内に形成してプレーナ型
バイポーラ集積回路を形成する。
２００℃の酸化・押し込みを約２〜４時間行ない、Ｐ＋
型絶縁領域５をＰ＋ 型埋込領域２に連結させ素子分
離領域を形成する。その後、種々の拡散・イオン注入等
によってトランジスタやダイオード等の活性素子領域５
をＮ− 型エピタキシャル層３内に形成してプレーナ型
バイポーラ集積回路を形成する。
【００１２】このように第１の実施例によればＰ＋ 型
埋込領域２が活性素子領域５を囲むように枠状に形成さ
れるため、Ｐ＋ 型埋込領域のオートドーピングは抑制
されたものとなる。
埋込領域２が活性素子領域５を囲むように枠状に形成さ
れるため、Ｐ＋ 型埋込領域のオートドーピングは抑制
されたものとなる。
【００１３】次に各領域のレイアウト方法を説明する。
Ｐ＋ 型埋込領域２は活性素子領域５の外側に所定の距
離だけ離した所定の幅をもつ枠状領域として形成する。 Ｐ＋ 型絶縁領域４は従来例と同様、活性素子領域５の
外側全面に形成する。このとき、Ｐ＋ 型埋込領域２の
内枠とＰ＋ 型絶縁領域４のＮ− 型エピタキシャル層
３との境界は全く重なっていても、ある所定の距離をお
いて離れていてもよい。このような枠状のＰ＋ 型埋込
領域２は、フォトマスク作成上のデータとして予め素子
部のマスクデータ内に入れておき、素子部データのレイ
アウト完了と同時に自動的に絶縁分離領域のレイアウト
も完了させるようにすればよい。
離だけ離した所定の幅をもつ枠状領域として形成する。 Ｐ＋ 型絶縁領域４は従来例と同様、活性素子領域５の
外側全面に形成する。このとき、Ｐ＋ 型埋込領域２の
内枠とＰ＋ 型絶縁領域４のＮ− 型エピタキシャル層
３との境界は全く重なっていても、ある所定の距離をお
いて離れていてもよい。このような枠状のＰ＋ 型埋込
領域２は、フォトマスク作成上のデータとして予め素子
部のマスクデータ内に入れておき、素子部データのレイ
アウト完了と同時に自動的に絶縁分離領域のレイアウト
も完了させるようにすればよい。
【００１４】次に、本発明の第２の実施例を図４（ａ）
，（ｂ）及び図５（ａ）〜（ｄ）を参照して説明する。 図５（ａ）〜（ｄ）は図４におけるＰ＋ 型埋込領域２
のマスクデータの作り方を示したものである。本第２の
実施例は活性素子としてＰ型拡散抵抗を形成する場合で
ある。
，（ｂ）及び図５（ａ）〜（ｄ）を参照して説明する。 図５（ａ）〜（ｄ）は図４におけるＰ＋ 型埋込領域２
のマスクデータの作り方を示したものである。本第２の
実施例は活性素子としてＰ型拡散抵抗を形成する場合で
ある。
【００１５】Ｐ型シリコン基板１上に枠状のＰ＋ 型埋
込領域２とＮ＋ 型埋込領域７を形成したのちＮ− 型
エピタキシャル層３を形成する。次にその表面にＰ＋
型絶縁領域４を形成し、熱処理して押し込み、Ｐ＋ 型
埋込領域２と連結させて絶縁分離領域とする。
込領域２とＮ＋ 型埋込領域７を形成したのちＮ− 型
エピタキシャル層３を形成する。次にその表面にＰ＋
型絶縁領域４を形成し、熱処理して押し込み、Ｐ＋ 型
埋込領域２と連結させて絶縁分離領域とする。
【００１６】Ｐ型拡散抵抗領域６は素子分離されたＮ−
型エピタキシャル層３内に形成されるが、Ｐ型シリコ
ン基板１への電流漏れを防ぐために、高濃度のＮ＋ 型
埋込領域７を抵抗直下に形成している。このＮ＋ 型埋
込領域７はアンチモンやヒ素等の拡散あるいはイオン注
入で形成され、層抵抗は数十〜数百Ω・ｃｍである。
型エピタキシャル層３内に形成されるが、Ｐ型シリコ
ン基板１への電流漏れを防ぐために、高濃度のＮ＋ 型
埋込領域７を抵抗直下に形成している。このＮ＋ 型埋
込領域７はアンチモンやヒ素等の拡散あるいはイオン注
入で形成され、層抵抗は数十〜数百Ω・ｃｍである。
【００１７】Ｐ型拡散抵抗領域６が複数個同じエピタキ
シャル層３内に形成されるとき、Ｎ＋ 型埋込領域７は
図４（ａ），（ｂ）に示すように、抵抗全体をカバーす
る島状領域として形成される。したがって、絶縁分離領
域はこのＮ＋ 型埋込領域７の外側に形成されることに
なる。第１の実施例におけるトランジスタやダイオード
等の活性素子マスクデータの場合には、Ｐ＋ 型埋込領
域２は素子部データ内に予め取り込まれていたが、抵抗
ではこの複数個並べる場合のように、抵抗データ内に入
れておくことはできない。
シャル層３内に形成されるとき、Ｎ＋ 型埋込領域７は
図４（ａ），（ｂ）に示すように、抵抗全体をカバーす
る島状領域として形成される。したがって、絶縁分離領
域はこのＮ＋ 型埋込領域７の外側に形成されることに
なる。第１の実施例におけるトランジスタやダイオード
等の活性素子マスクデータの場合には、Ｐ＋ 型埋込領
域２は素子部データ内に予め取り込まれていたが、抵抗
ではこの複数個並べる場合のように、抵抗データ内に入
れておくことはできない。
【００１８】この場合には、まず抵抗を並べた後、所望
のＮ＋ 型埋込領域７のパターンレイアウトを行ない、
このＮ＋ 型埋込領域７をもとに作成する。すなわち図
５（ａ）に示すＮ＋ 型埋込領域７のデータを図５（ｂ
），（ｃ）のように所定の大きさに拡大した２つのパタ
ーンデータＸ，Ｙを作成し、次で図５（ｃ）に示すよう
に、ＹとＸの差分としてＰ＋ 型埋込領域２のマスクデ
ータを作成してレイアウトすることになる。
のＮ＋ 型埋込領域７のパターンレイアウトを行ない、
このＮ＋ 型埋込領域７をもとに作成する。すなわち図
５（ａ）に示すＮ＋ 型埋込領域７のデータを図５（ｂ
），（ｃ）のように所定の大きさに拡大した２つのパタ
ーンデータＸ，Ｙを作成し、次で図５（ｃ）に示すよう
に、ＹとＸの差分としてＰ＋ 型埋込領域２のマスクデ
ータを作成してレイアウトすることになる。
【００１９】
【発明の効果】以上説明したように本発明は、埋込領域
を活性素子領域の外側に所定の幅をもった枠状に形成す
ることにより、必要最小限の埋込面積にとどめることが
でき、オートドーピング発生を防止することができると
いう効果を有する。また、フォトマスク作成上も従来例
の抜取りパターンのような新たなパターンを考える必要
がないため、マスクデータ作成が容易になりしかもミス
を少なくできるという効果もある。
を活性素子領域の外側に所定の幅をもった枠状に形成す
ることにより、必要最小限の埋込面積にとどめることが
でき、オートドーピング発生を防止することができると
いう効果を有する。また、フォトマスク作成上も従来例
の抜取りパターンのような新たなパターンを考える必要
がないため、マスクデータ作成が容易になりしかもミス
を少なくできるという効果もある。
【図１】本発明の第１の実施例を説明するための半導体
チップの上面図およびＡ−Ａ線断面図。
チップの上面図およびＡ−Ａ線断面図。
【図２】本発明の第１の実施例を説明するための半導体
チップの上面図およびＢ−Ｂ線断面図。
チップの上面図およびＢ−Ｂ線断面図。
【図３】本発明の第１の実施例を説明するための半導体
チップの上面図およびＣ−Ｃ線断面図。
チップの上面図およびＣ−Ｃ線断面図。
【図４】本発明の第２の実施例を説明するための半導体
チップの上面図およびＤ−Ｃ線断面図。
チップの上面図およびＤ−Ｃ線断面図。
【図５】第２の実施例におけるＰ＋ 型埋込領域のマス
クデータの作成方法を示す図。
クデータの作成方法を示す図。
【図６】従来例を説明するための半導体チップの上面図
およびＥ−Ｅ線断面図。
およびＥ−Ｅ線断面図。
【図７】従来例を説明するための半導体チップの上面図
およびＤ−Ｄ線断面図。
およびＤ−Ｄ線断面図。
１ Ｐ型シリコン基板
２ Ｐ＋ 型埋込領域
３ Ｎ− 型エピタキシャル層
４ Ｐ＋ 型絶縁領域
５ 活性素子領域
６ Ｐ型拡散抵抗領域
７ Ｎ＋ 型埋込領域
１０ 抜取り領域
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に素子間分
離のための第１導電型の埋込領域を形成する工程と、こ
の埋込領域を含む全面に第２導電型のエピタキシャル層
を形成する工程と、このエピタキシャル層表面から前記
埋込領域に連結するように素子間分離のための第１導電
型の絶縁領域を形成する工程と、前記埋込領域および前
記絶縁領域とで分離された前記エピタキシャル層内に活
性素子領域を形成する工程とを含む半導体装置の製造方
法において、前記埋込領域は前記活性素子領域を有限幅
の枠状に取り囲むように配置することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記絶縁領域は前記活性素子領域以外
の全面に配置する請求項１記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096491A JPH04322447A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096491A JPH04322447A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322447A true JPH04322447A (ja) | 1992-11-12 |
Family
ID=14013185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9096491A Pending JPH04322447A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322447A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136850A (ja) * | 1985-12-11 | 1987-06-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02305467A (ja) * | 1989-05-19 | 1990-12-19 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1991
- 1991-04-23 JP JP9096491A patent/JPH04322447A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136850A (ja) * | 1985-12-11 | 1987-06-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02305467A (ja) * | 1989-05-19 | 1990-12-19 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |