JPH04322471A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH04322471A JPH04322471A JP3091882A JP9188291A JPH04322471A JP H04322471 A JPH04322471 A JP H04322471A JP 3091882 A JP3091882 A JP 3091882A JP 9188291 A JP9188291 A JP 9188291A JP H04322471 A JPH04322471 A JP H04322471A
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- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
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- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置とそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ構造ゲートにより主電流を制御す
る半導体装置一般をＭＯＳ型半導体装置と呼ぶ。この種
の半導体装置としては、例えばＩＥＥＥ Ｔｒａｎｓ
．ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−
３３ ｐ１６０９においてＶ．Ａ．Ｋ．Ｔｅｍｐｌｅ
により提案されているＭＯＳ−Ｃｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ（ＭＣＴ）、ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ＥＤＬ
−１４ ｐ４５２においてＢ．Ｊ．Ｂａｌｉｇａによ
り提案されているＩｎｓｕｌａｔｅｄ Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ（ＩＧＴ）等が知られている。
る半導体装置一般をＭＯＳ型半導体装置と呼ぶ。この種
の半導体装置としては、例えばＩＥＥＥ Ｔｒａｎｓ
．ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−
３３ ｐ１６０９においてＶ．Ａ．Ｋ．Ｔｅｍｐｌｅ
により提案されているＭＯＳ−Ｃｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ（ＭＣＴ）、ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ＥＤＬ
−１４ ｐ４５２においてＢ．Ｊ．Ｂａｌｉｇａによ
り提案されているＩｎｓｕｌａｔｅｄ Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ（ＩＧＴ）等が知られている。
【０００３】図２８にＩＧＴの単位セル１００の平面構
造及び断面構造を示す。図２８において、ｐ型エミッタ
層１の上にｎ型ベース層２が形成されており、ｐ型エミ
ッタ層１とｎ型ベース層２との界面はｐｎ接合Ｊ１ と
なっている。また、ｎ型ベース層２の上部のうちセル１
００の中央付近にｐ型ベース層３が選択的に形成されて
おり、このｐ型ベース層３は比較的不純物濃度の高いｐ
＋ 領域３ａからなる中央部とｐ領域３ｂからなる周辺
部とによって構成されている。ｎ型ベース層２とｐ型ベ
ース層３との界面はｐｎ接合Ｊ２ となっている。
造及び断面構造を示す。図２８において、ｐ型エミッタ
層１の上にｎ型ベース層２が形成されており、ｐ型エミ
ッタ層１とｎ型ベース層２との界面はｐｎ接合Ｊ１ と
なっている。また、ｎ型ベース層２の上部のうちセル１
００の中央付近にｐ型ベース層３が選択的に形成されて
おり、このｐ型ベース層３は比較的不純物濃度の高いｐ
＋ 領域３ａからなる中央部とｐ領域３ｂからなる周辺
部とによって構成されている。ｎ型ベース層２とｐ型ベ
ース層３との界面はｐｎ接合Ｊ２ となっている。
【０００４】ｎ型エミッタ層４はｐ型ベース層３の上部
に選択的に形成されたリング状の領域であり、その上部
表面の一部はｐ＋ 領域３ａの上部表面とともにカソー
ド面５を形成する。ｐ型ベース層３とｎ型エミッタ層４
との界面はｐｎ接合Ｊ３ となっている。
に選択的に形成されたリング状の領域であり、その上部
表面の一部はｐ＋ 領域３ａの上部表面とともにカソー
ド面５を形成する。ｐ型ベース層３とｎ型エミッタ層４
との界面はｐｎ接合Ｊ３ となっている。
【０００５】ｐ領域３ｂのうちその上部表面の近傍の領
域がチャネル領域ＣＨを形成する。チャネル領域ＣＨと
その周辺の領域の上部にはゲート酸化膜６が形成されて
いる。このゲート酸化膜６の中にはゲート電極７が埋設
されており、ゲート電極７は外部ゲート電極Ｇと電気的
に接続されている。
域がチャネル領域ＣＨを形成する。チャネル領域ＣＨと
その周辺の領域の上部にはゲート酸化膜６が形成されて
いる。このゲート酸化膜６の中にはゲート電極７が埋設
されており、ゲート電極７は外部ゲート電極Ｇと電気的
に接続されている。
【０００６】ゲート酸化膜６とカソード面５とはカソー
ド電極８によって覆われている。このため、ゲート電極
７とカソード電極８とはゲート酸化膜６により電気的に
絶縁されているが、ｐ型ベース層３及びｎ型エミッタ層
４とはカソード電極８を介して電気的に接触している。 カソード電極８は、外部カソード電極Ｋと電気的に接続
されている。
ド電極８によって覆われている。このため、ゲート電極
７とカソード電極８とはゲート酸化膜６により電気的に
絶縁されているが、ｐ型ベース層３及びｎ型エミッタ層
４とはカソード電極８を介して電気的に接触している。 カソード電極８は、外部カソード電極Ｋと電気的に接続
されている。
【０００７】一方、ｐ型エミッタ層１の下面はアノード
面９となっている。アノード面９上にはアノード電極１
０が形成されており、これによってｐ型エミッタ層１と
アノード電極１０とが電気的に接触している。アノード
電極１０は外部アノード電極Ａと接続されている。
面９となっている。アノード面９上にはアノード電極１
０が形成されており、これによってｐ型エミッタ層１と
アノード電極１０とが電気的に接触している。アノード
電極１０は外部アノード電極Ａと接続されている。
【０００８】このように構成されたＩＧＴ単位セル１０
０の動作は次の通りである。
０の動作は次の通りである。
【０００９】まず、ゲート電極７をフローティング状態
にし、アノード電極１０の電位をカソード電極７よりも
高くすると、ｐｎ接合Ｊ１ は逆バイアス状態となる。 よってこの場合にはアノード電極１０とカソード電極７
の間には電流は流れない。
にし、アノード電極１０の電位をカソード電極７よりも
高くすると、ｐｎ接合Ｊ１ は逆バイアス状態となる。 よってこの場合にはアノード電極１０とカソード電極７
の間には電流は流れない。
【００１０】次に、アノード電極１０の電位をカソード
電極７よりも高くし、かつゲート電極７の電位をカソー
ド電極８の電位よりも高くした場合を考える。ｐ領域３
ｂはｐ＋ 領域３ａを介してカソード電極８と電気的に
接続されており、ゲート電極７とｐ領域３ｂとはゲート
酸化膜６を介して容量結合しているので、ゲート電極７
とチャネル領域ＣＨとにそれぞれ電荷が蓄積されてチャ
ネルが形成される。このチャネルはｎ型ベース層２とｎ
型エミッタ層４を短絡するため、アノード電極１０とカ
ソード電極８の間に電流が流れ、単位セル１００はター
ンオンする。
電極７よりも高くし、かつゲート電極７の電位をカソー
ド電極８の電位よりも高くした場合を考える。ｐ領域３
ｂはｐ＋ 領域３ａを介してカソード電極８と電気的に
接続されており、ゲート電極７とｐ領域３ｂとはゲート
酸化膜６を介して容量結合しているので、ゲート電極７
とチャネル領域ＣＨとにそれぞれ電荷が蓄積されてチャ
ネルが形成される。このチャネルはｎ型ベース層２とｎ
型エミッタ層４を短絡するため、アノード電極１０とカ
ソード電極８の間に電流が流れ、単位セル１００はター
ンオンする。
【００１１】このターンオン後の状態において、ゲート
電極７に印加されている電圧を取り除くと、チャネル領
域ＣＨに蓄積されていた電荷が放電され、ゲート酸化膜
６の周辺の電位は指数関数的に減少してゆき、ｎ型ベー
ス層２とｎ型エミッタ層４とを短絡していたチャネルが
消滅する。すると、接合Ｊ２ が逆バイアスであるので
、アノード電極１０とカソード電極７の間に電流が流れ
なくなる。即ち単位セル１００はターンオフする。
電極７に印加されている電圧を取り除くと、チャネル領
域ＣＨに蓄積されていた電荷が放電され、ゲート酸化膜
６の周辺の電位は指数関数的に減少してゆき、ｎ型ベー
ス層２とｎ型エミッタ層４とを短絡していたチャネルが
消滅する。すると、接合Ｊ２ が逆バイアスであるので
、アノード電極１０とカソード電極７の間に電流が流れ
なくなる。即ち単位セル１００はターンオフする。
【００１２】このように構成され、動作するＩＧＴ単位
セル１００は、図２９に示すようにその複数個（たとえ
ば数千個）がマトリクス状に配列されて並列に接続され
ることにより、１つのＩＧＴペレットを構成する。各単
位セル１００のゲート電極７、カソード電極８およびア
ノード電極１０はそれぞれ互いに電気的に接続されてい
る。
セル１００は、図２９に示すようにその複数個（たとえ
ば数千個）がマトリクス状に配列されて並列に接続され
ることにより、１つのＩＧＴペレットを構成する。各単
位セル１００のゲート電極７、カソード電極８およびア
ノード電極１０はそれぞれ互いに電気的に接続されてい
る。
【００１３】すなわち、ゲート電極７は図示しないアル
ミワイヤ等のワイヤボンドによって単位セル１００同士
で接続され、さらに外部ゲート電極Ｇと接続される。ま
たアノード電極１０は鑞付け等により、外部アノード電
極Ａに接続される。
ミワイヤ等のワイヤボンドによって単位セル１００同士
で接続され、さらに外部ゲート電極Ｇと接続される。ま
たアノード電極１０は鑞付け等により、外部アノード電
極Ａに接続される。
【００１４】各単位セル１００のカソード電極８も、ア
ルミワイヤ等のワイヤボンドによって互いに接続され、
外部カソード電極Ｋと電気的に接続されている。
ルミワイヤ等のワイヤボンドによって互いに接続され、
外部カソード電極Ｋと電気的に接続されている。
【００１５】ところで上記のようにワイヤボンドによっ
てカソード電極８を外部電極Ｋと電気的に接続させる構
造よりも、加圧接触によりカソード電極８と外部電極Ｋ
との電気的接触を取る構造（加圧接触構造）の方が、装
置の冷却性能の上で優れていることは周知のことである
。
てカソード電極８を外部電極Ｋと電気的に接続させる構
造よりも、加圧接触によりカソード電極８と外部電極Ｋ
との電気的接触を取る構造（加圧接触構造）の方が、装
置の冷却性能の上で優れていることは周知のことである
。
【００１６】図３１は図２９のＩＧＴペレットを加圧接
触構造とした場合における単位セル１００付近の状況を
示した図であり、カソード電極体１５をカソード電極８
に加圧接触させて両者間の電気的導通を達成している。 さらに詳細に説明すれば、カソード電極８はカソード面
５の上に存在する凹部８ａとゲート酸化膜６の上に存在
する凸部８ｂとからなっているが、カソード電極体１５
は凸部８ｂにおいてカソード電極８に加圧接触している
。
触構造とした場合における単位セル１００付近の状況を
示した図であり、カソード電極体１５をカソード電極８
に加圧接触させて両者間の電気的導通を達成している。 さらに詳細に説明すれば、カソード電極８はカソード面
５の上に存在する凹部８ａとゲート酸化膜６の上に存在
する凸部８ｂとからなっているが、カソード電極体１５
は凸部８ｂにおいてカソード電極８に加圧接触している
。
【００１７】同様に、アノード電極１０をアノード電極
体１７に加圧接触させてそれらの間の電気的導通を達成
すれば、ＩＧＴペレット中で発生した熱をアノード電極
１０から放散させるにあたっての冷却性能が向上する。
体１７に加圧接触させてそれらの間の電気的導通を達成
すれば、ＩＧＴペレット中で発生した熱をアノード電極
１０から放散させるにあたっての冷却性能が向上する。
【００１８】
【発明が解決しようとする課題】しかし、この様な従来
のＩＧＴには、次のような２つの問題点があった。
のＩＧＴには、次のような２つの問題点があった。
【００１９】そのうちの第１の問題は、図３１に示した
ようにカソード電極体１５やアノード電極体１７をＩＧ
Ｔペレットに加圧して各電極８，１０と各電極体１５，
１７との接触を取った場合、カソード電極体１５はカソ
ード電極８の凸部８ｂを直接押圧することに起因してい
る。凸部８ｂの下のゲート酸化膜６やゲート電極７はシ
リコン酸化膜やポリシリコン膜等の機械的に脆い材質で
できており、これらを形成するプロセスにおいてその厚
みを十分均一に制御することが困難である。したがって
前記加圧の際に凸部８ｂを介してゲート酸化膜６やゲー
ト電極７に圧力が不均一にかかり、このためゲート酸化
膜６あるいはゲート電極７に変形や破損が生じ易く、Ｉ
ＧＴペレットの正常な機能が維持できなくなる。
ようにカソード電極体１５やアノード電極体１７をＩＧ
Ｔペレットに加圧して各電極８，１０と各電極体１５，
１７との接触を取った場合、カソード電極体１５はカソ
ード電極８の凸部８ｂを直接押圧することに起因してい
る。凸部８ｂの下のゲート酸化膜６やゲート電極７はシ
リコン酸化膜やポリシリコン膜等の機械的に脆い材質で
できており、これらを形成するプロセスにおいてその厚
みを十分均一に制御することが困難である。したがって
前記加圧の際に凸部８ｂを介してゲート酸化膜６やゲー
ト電極７に圧力が不均一にかかり、このためゲート酸化
膜６あるいはゲート電極７に変形や破損が生じ易く、Ｉ
ＧＴペレットの正常な機能が維持できなくなる。
【００２０】第２の問題は、スイッチング速度に関係し
ている。ＩＧＴのターンオン動作に関して単位セル１０
０について詳しく見ると、まず外部ゲート電極Ｇに制御
電圧ＶＧ が印加されてゲート電極７に電荷が蓄積され
、ゲート電極７の電位Ｖが上昇する。その様子を図３０
のグラフに示す。このグラフによれば時刻ｔ＝０で外部
ゲート電極Ｇに制御電圧ＶＧ が印加されると、ゲート
電極７の電位Ｖは指数関数的に上昇しＶＧ に漸近する
。この上昇カーブは、
ている。ＩＧＴのターンオン動作に関して単位セル１０
０について詳しく見ると、まず外部ゲート電極Ｇに制御
電圧ＶＧ が印加されてゲート電極７に電荷が蓄積され
、ゲート電極７の電位Ｖが上昇する。その様子を図３０
のグラフに示す。このグラフによれば時刻ｔ＝０で外部
ゲート電極Ｇに制御電圧ＶＧ が印加されると、ゲート
電極７の電位Ｖは指数関数的に上昇しＶＧ に漸近する
。この上昇カーブは、
【００２１】
【数１】
【００２２】で表される。ただしτは時定数である。
【００２３】今、チャネルが発生するためのゲート電極
７の電位Ｖの閾値をＶｔｈとすると、外部ゲート電極Ｇ
に制御電圧ＶＧ を印加してから時間ｔｏ 後にチャネ
ルが発生し、単位セル１００はターンオンする事になる
。換言すれば外部ゲート電極Ｇに電圧が印加されてから
時間ｔｏ の時間遅れでターンオンすることになる。高
速スイッチングのためには、この時間ｔｏ を短くする
ことが望ましく、そのためには数１中の時定数τを小さ
くしなければならない。
７の電位Ｖの閾値をＶｔｈとすると、外部ゲート電極Ｇ
に制御電圧ＶＧ を印加してから時間ｔｏ 後にチャネ
ルが発生し、単位セル１００はターンオンする事になる
。換言すれば外部ゲート電極Ｇに電圧が印加されてから
時間ｔｏ の時間遅れでターンオンすることになる。高
速スイッチングのためには、この時間ｔｏ を短くする
ことが望ましく、そのためには数１中の時定数τを小さ
くしなければならない。
【００２４】そして、時定数τは単位セル１００の入力
容量をＣｉｓｓ 、ゲート抵抗をＲｇ とすると、
容量をＣｉｓｓ 、ゲート抵抗をＲｇ とすると、
【０
０２５】
０２５】
【数２】
【００２６】で表わされるため、時定数τを小さくする
には入力容量Ｃｉｓｓ をまたはゲート抵抗Ｒｇ を小
さくすれば良いことがわかる。ここでゲート抵抗Ｒｇ
は外部ゲート電極Ｇとゲート電極７の間に存在する抵抗
である。 また図３２に示すように、入力容量Ｃｉｓｓ は、ゲー
ト電極７とカソード電極８との間の容量Ｃ１ 、ゲート
電極７とｎ型エミッタ層４との間の容量Ｃ２ 、ゲート
電極７とｐ型ベース層３との間の容量Ｃ３ 、ゲート電
極７とｎ型ベース層２との間の容量Ｃ４の和である。す
なわち、
には入力容量Ｃｉｓｓ をまたはゲート抵抗Ｒｇ を小
さくすれば良いことがわかる。ここでゲート抵抗Ｒｇ
は外部ゲート電極Ｇとゲート電極７の間に存在する抵抗
である。 また図３２に示すように、入力容量Ｃｉｓｓ は、ゲー
ト電極７とカソード電極８との間の容量Ｃ１ 、ゲート
電極７とｎ型エミッタ層４との間の容量Ｃ２ 、ゲート
電極７とｐ型ベース層３との間の容量Ｃ３ 、ゲート電
極７とｎ型ベース層２との間の容量Ｃ４の和である。す
なわち、
【００２７】
【数３】
【００２８】が成立する。
【００２９】通常、ゲート電極７とカソード電極８との
間のゲート酸化膜６はシリコン酸化膜によって形成され
、その厚みは約１μｍ程度である。よって、容量Ｃ１
は単位面積あたり３．５ｎＦ／ｃｍ２ 程度の値を持つ
。 またゲート電極７とカソード電極８との間の対向面積も
大きいため容量Ｃ１ は入力容量Ｃｉｓｓ 内において
無視できない大きさとなっている。従来より容量Ｃ２
、Ｃ４ を小さくするため様々な方策が取られているが
、それほど入力容量Ｃｉｓｓ が小さくなっていないの
は容量Ｃ１ の影響が大きいためと思われる。従って従
来のＩＧＴでは時定数τを充分小さくすることができず
、ＩＧＴのスイッチング速度の改善は十分ではなかった
。
間のゲート酸化膜６はシリコン酸化膜によって形成され
、その厚みは約１μｍ程度である。よって、容量Ｃ１
は単位面積あたり３．５ｎＦ／ｃｍ２ 程度の値を持つ
。 またゲート電極７とカソード電極８との間の対向面積も
大きいため容量Ｃ１ は入力容量Ｃｉｓｓ 内において
無視できない大きさとなっている。従来より容量Ｃ２
、Ｃ４ を小さくするため様々な方策が取られているが
、それほど入力容量Ｃｉｓｓ が小さくなっていないの
は容量Ｃ１ の影響が大きいためと思われる。従って従
来のＩＧＴでは時定数τを充分小さくすることができず
、ＩＧＴのスイッチング速度の改善は十分ではなかった
。
【００３０】そして上述の２つの問題点はＩＧＴのみに
おいて生じているものではなく、他のＭＯＳ型半導体装
置においても共通の問題となっている。
おいて生じているものではなく、他のＭＯＳ型半導体装
置においても共通の問題となっている。
【００３１】この発明は上記のような問題点を解消する
ためになされたもので、制御電極層やそれを覆う絶縁膜
に破損の生じない加圧接触構造のＭＯＳ型半導体装置を
提供することを第１の目的とする。
ためになされたもので、制御電極層やそれを覆う絶縁膜
に破損の生じない加圧接触構造のＭＯＳ型半導体装置を
提供することを第１の目的とする。
【００３２】また、この発明の第２の目的は、ＭＯＳ型
半導体装置の入力容量を小さくしてスイッチング特性を
改善することである。
半導体装置の入力容量を小さくしてスイッチング特性を
改善することである。
【００３３】さらにこの発明の第３の目的は、複数のＭ
ＯＳ単位セルの配列を有するＭＯＳ型半導体装置におい
て、上記第２の目的を達成することである。
ＯＳ単位セルの配列を有するＭＯＳ型半導体装置におい
て、上記第２の目的を達成することである。
【００３４】さらにこの発明の第４の目的は、上記第１
と第２の目的を同時に達成したＭＯＳ型半導体装置を得
ることである。
と第２の目的を同時に達成したＭＯＳ型半導体装置を得
ることである。
【００３５】この発明の第５の目的は、上記の各利点を
有するそれぞれのＭＯＳ型半導体装置の製造方法を提供
することである。
有するそれぞれのＭＯＳ型半導体装置の製造方法を提供
することである。
【００３６】
【課題を解決するための手段】この発明の対象となるこ
のＭＯＳ型半導体装置は、一般に、（ａ） 第１導電型
の第１半導体層と、（ｂ） 前記第１半導体層の上主面
に選択的に形成された第２導電型の第２半導体層と、（
ｃ） 前記第２半導体層の表面部分に選択的に形成され
た第１導電型の第３半導体層と、（ｄ） 前記第１から
第３の半導体層の上にまたがって形成された絶縁膜と、
（ｅ） 前記絶縁膜の中に設けられた制御電極と、（ｆ
） 前記第２と第３の半導体層の上に設けられた第１の
主電極層と、（ｇ） 前記第１半導体層の下主面に電気
的に接触する第２の主電極層とを備えた構造となってい
る。以下、この構造を「基本構造」と呼ぶことにする。
のＭＯＳ型半導体装置は、一般に、（ａ） 第１導電型
の第１半導体層と、（ｂ） 前記第１半導体層の上主面
に選択的に形成された第２導電型の第２半導体層と、（
ｃ） 前記第２半導体層の表面部分に選択的に形成され
た第１導電型の第３半導体層と、（ｄ） 前記第１から
第３の半導体層の上にまたがって形成された絶縁膜と、
（ｅ） 前記絶縁膜の中に設けられた制御電極と、（ｆ
） 前記第２と第３の半導体層の上に設けられた第１の
主電極層と、（ｇ） 前記第１半導体層の下主面に電気
的に接触する第２の主電極層とを備えた構造となってい
る。以下、この構造を「基本構造」と呼ぶことにする。
【００３７】そして、この発明では、上記各目的に対応
して上記基本構造が以下のように改良されている。
して上記基本構造が以下のように改良されている。
【００３８】＜第１の構成＞この発明の第１の構成にか
かるＭＯＳ型半導体装置は、上記第１の目的に対応して
おり、基本構造が次のように改良される。
かるＭＯＳ型半導体装置は、上記第１の目的に対応して
おり、基本構造が次のように改良される。
【００３９】すなわち、まず、前記第２半導体層は、（
ｂ−１） 前記第１半導体層の前記上主面の高さよりも
高い位置にまで突出して選択的に露出する第１の部分と
、（ｂ−２） 前記第１の部分の周囲を取巻いて選択的
に露出する第２の部分とを有している。
ｂ−１） 前記第１半導体層の前記上主面の高さよりも
高い位置にまで突出して選択的に露出する第１の部分と
、（ｂ−２） 前記第１の部分の周囲を取巻いて選択的
に露出する第２の部分とを有している。
【００４０】また、前記第３半導体層は、前記第２半導
体層の前記第１と第２の部分において前記第２半導体層
の表面にそれぞれ露出した第１と第２の領域を有する。
体層の前記第１と第２の部分において前記第２半導体層
の表面にそれぞれ露出した第１と第２の領域を有する。
【００４１】前記絶縁膜は、前記第１半導体層と、前記
第２半導体層の前記第２の部分と、前記第３半導体層の
前記第２の領域との上にまたがって形成されている。
第２半導体層の前記第２の部分と、前記第３半導体層の
前記第２の領域との上にまたがって形成されている。
【００４２】そして、前記第１の主電極層は、少なくと
も前記第２半導体層の前記第１の部分と前記第３半導体
層の前記第１の領域との上にまたがって設けられている
。
も前記第２半導体層の前記第１の部分と前記第３半導体
層の前記第１の領域との上にまたがって設けられている
。
【００４３】＜第２の構成＞この発明の第２の構成では
、基本構造における前記絶縁膜が、前記第１から第３の
半導体層のそれぞれの露出面の第１のエリアを覆うよう
にされている。そして、第１の主電極層は、前記第２と
第３の半導体層のそれぞれの露出面のうちそれぞれの前
記第１のエリアに対して空間的に分離されたそれぞれの
第２のエリアのみ、または前記それぞれの第２のエリア
と前記絶縁膜の一部のみを覆っている。
、基本構造における前記絶縁膜が、前記第１から第３の
半導体層のそれぞれの露出面の第１のエリアを覆うよう
にされている。そして、第１の主電極層は、前記第２と
第３の半導体層のそれぞれの露出面のうちそれぞれの前
記第１のエリアに対して空間的に分離されたそれぞれの
第２のエリアのみ、または前記それぞれの第２のエリア
と前記絶縁膜の一部のみを覆っている。
【００４４】＜第３の構成＞この発明の第３の構成にか
かるＭＯＳ型半導体装置は、上記第２の構成をＭＯＳ単
位セル構造としてその単位セル構造を複数備えている。
かるＭＯＳ型半導体装置は、上記第２の構成をＭＯＳ単
位セル構造としてその単位セル構造を複数備えている。
【００４５】そして、上記第３の目的に対応して、前記
複数のＭＯＳ単位セル構造のそれぞれにおける前記第１
の主電極層は、前記複数のＭＯＳ単位セル構造の配列の
上に形成された櫛形の第１の主電極パタ−ンの歯部分の
ひとつとなっている。
複数のＭＯＳ単位セル構造のそれぞれにおける前記第１
の主電極層は、前記複数のＭＯＳ単位セル構造の配列の
上に形成された櫛形の第１の主電極パタ−ンの歯部分の
ひとつとなっている。
【００４６】また、前記複数のＭＯＳ単位セル構造のそ
れぞれにおける前記絶縁膜は、前記複数のＭＯＳ単位セ
ル構造の配列の上に形成された櫛形の絶縁膜パタ−ンの
歯部分のひとつとなっている。
れぞれにおける前記絶縁膜は、前記複数のＭＯＳ単位セ
ル構造の配列の上に形成された櫛形の絶縁膜パタ−ンの
歯部分のひとつとなっている。
【００４７】そして、前記第１の主電極パタ−ンの歯部
分と前記絶縁膜パタ−ン歯部分とが平面的に互いに入り
組んだ関係で配列されている。
分と前記絶縁膜パタ−ン歯部分とが平面的に互いに入り
組んだ関係で配列されている。
【００４８】＜第４の構成＞さらに、この発明の第４の
構成にかかるＭＯＳ型半導体装置においては、第１の主
電極層は、上記第２の構成において定義されている前記
第２と第３の半導体層のそれぞれの露出面のうちの第２
のエリアのみ、または前記第２のエリアと前記絶縁膜の
一部のみを覆っているとともに、前記第１の主電極層の
表面は、前記絶縁膜の表面よりも高い部分を有する。
構成にかかるＭＯＳ型半導体装置においては、第１の主
電極層は、上記第２の構成において定義されている前記
第２と第３の半導体層のそれぞれの露出面のうちの第２
のエリアのみ、または前記第２のエリアと前記絶縁膜の
一部のみを覆っているとともに、前記第１の主電極層の
表面は、前記絶縁膜の表面よりも高い部分を有する。
【００４９】＜第５の構成＞この発明の第５の構成は上
記第４の構成における好ましい態様を与える。すなわち
、第５の構成では、上記第４の構成におけるＭＯＳ型半
導体装置において、前記第２半導体層と前記第３半導体
層とのそれぞれは、前記第１半導体層の前記上主面の高
さよりも高い位置にまで突出した突出部分を有し、前記
第２の半導体層の前記第２のエリアの少くとも一部と前
記第３の半導体層の前記第２のエリアとは、前記突出部
分の上に存在する。
記第４の構成における好ましい態様を与える。すなわち
、第５の構成では、上記第４の構成におけるＭＯＳ型半
導体装置において、前記第２半導体層と前記第３半導体
層とのそれぞれは、前記第１半導体層の前記上主面の高
さよりも高い位置にまで突出した突出部分を有し、前記
第２の半導体層の前記第２のエリアの少くとも一部と前
記第３の半導体層の前記第２のエリアとは、前記突出部
分の上に存在する。
【００５０】＜第６の構成＞この発明の第６の構成は上
記第１，第４，第５の構成のいずれにも適用可能な好ま
しい態様を特定している。
記第１，第４，第５の構成のいずれにも適用可能な好ま
しい態様を特定している。
【００５１】すなわち、この第６の構成の半導体装置は
、さらに、前記第１の主電極の上面上に配置された第１
の外部主電極と、前記第２の主電極の下面上に配置され
た第２の外部主電極と、前記第１の主電極と前記第１の
外部主電極との間に挿入された歪緩衝板とを備える。
、さらに、前記第１の主電極の上面上に配置された第１
の外部主電極と、前記第２の主電極の下面上に配置され
た第２の外部主電極と、前記第１の主電極と前記第１の
外部主電極との間に挿入された歪緩衝板とを備える。
【００５２】この歪緩衝板は、前記第１から第３の半導
体層を形成する半導体材料の第１の熱膨脹率と、前記第
１の外部主電極を形成する材料の第２の熱膨脹率との間
の熱膨脹率を有している。
体層を形成する半導体材料の第１の熱膨脹率と、前記第
１の外部主電極を形成する材料の第２の熱膨脹率との間
の熱膨脹率を有している。
【００５３】この発明はまた、以下のようなＭＯＳ型半
導体装置の製造方法を提供する。
導体装置の製造方法を提供する。
【００５４】＜第１の製造方法＞この製造方法は上記第
１の構成のＭＯＳ型半導体装置の製造に適しており、（
ａ） 第１導電型の第１半導体層の上主面に選択的に第
２導電型の第２半導体層の第１の部分を形成する工程と
、（ｂ） 前記上主面側において前記第１半導体層を選
択的にエッチングして取除き、それによって、前記第１
半導体層の前記上主面を、前記第２半導体層の前記第１
の部分の高さよりも低い高さを有する後退面に加工する
工程と、（ｃ） 前記後退面の上に選択的に第１絶縁膜
を形成する工程と、（ｄ）前記第１絶縁膜の上に制御電
極層を形成する工程と、（ｅ） 前記制御電極層をマス
クとして前記第１半導体層に選択的に不純物を導入する
ことにより、前記第２半導体層の前記第１の部分と連続
する前記第２半導体層の第２の部分を前記後退面の下に
選択的に形成する工程と、（ｆ） 前記第２半導体層の
前記第１と第２の部分に選択的に不純物を導入すること
により、前記第２半導体層の前記第１と第２の部分の中
にまたがって存在する第１導電型の第３半導体層を形成
する工程と、（ｇ） 前記制御電極層を第２絶縁膜で覆
う工程と、（ｈ） 前記工程（ａ） から工程（ｇ）
までによって得られた構造の上面全面に第１主電極層を
形成する工程と、（ｉ） 前記第１半導体層の下主面に
電気的に接触する第２主電極層を形成する工程とを備え
る。
１の構成のＭＯＳ型半導体装置の製造に適しており、（
ａ） 第１導電型の第１半導体層の上主面に選択的に第
２導電型の第２半導体層の第１の部分を形成する工程と
、（ｂ） 前記上主面側において前記第１半導体層を選
択的にエッチングして取除き、それによって、前記第１
半導体層の前記上主面を、前記第２半導体層の前記第１
の部分の高さよりも低い高さを有する後退面に加工する
工程と、（ｃ） 前記後退面の上に選択的に第１絶縁膜
を形成する工程と、（ｄ）前記第１絶縁膜の上に制御電
極層を形成する工程と、（ｅ） 前記制御電極層をマス
クとして前記第１半導体層に選択的に不純物を導入する
ことにより、前記第２半導体層の前記第１の部分と連続
する前記第２半導体層の第２の部分を前記後退面の下に
選択的に形成する工程と、（ｆ） 前記第２半導体層の
前記第１と第２の部分に選択的に不純物を導入すること
により、前記第２半導体層の前記第１と第２の部分の中
にまたがって存在する第１導電型の第３半導体層を形成
する工程と、（ｇ） 前記制御電極層を第２絶縁膜で覆
う工程と、（ｈ） 前記工程（ａ） から工程（ｇ）
までによって得られた構造の上面全面に第１主電極層を
形成する工程と、（ｉ） 前記第１半導体層の下主面に
電気的に接触する第２主電極層を形成する工程とを備え
る。
【００５５】＜第２の製造方法＞一方、この発明の第２
の製造方法は上記第２の構成のＭＯＳ型半導体装置の製
造に適しており、（ａ） 第１導電型の第１半導体層の
上主面に選択的に第２導電型の第２半導体層の第１の部
分を形成する工程と、（ｂ） 前記第１の半導体層の露
出面を選択的に覆う第１絶縁膜を形成する工程と、（ｃ
） 前記第１絶縁膜の上に制御電極層を形成する工程と
、（ｄ） 前記制御電極層をマスクとして前記第１半導
体層と前記第２半導体層の前記第１の部分とに選択的に
不純物を導入することにより、前記第１半導体層の前記
上主面に平行な方向において前記第２半導体層の前記第
１の部分に連続する前記第２半導体層の第２の部分を、
前記第１半導体層の中に選択的に形成する工程と、（ｅ
） 前記第２の半導体層の前記第１の部分の露出面を選
択的に覆うマスク層を形成する工程と、（ｆ） 前記制
御電極層と前記マスク層とをマスクとして前記第２半導
体層に選択的に不純物を導入することにより、前記第２
半導体層の前記第１のと第２の部分中に選択的に第１導
電型の第３半導体層を形成する工程と、（ｇ） 前記マ
スク層を除去する工程と、（ｈ） 前記制御電極層を第
２絶縁膜で覆う工程と、（ｉ） 前記工程（ａ） から
工程（ｇ） までによって得られた構造の上面全面に第
１主電極層を形成する工程と、（ｊ） 前記第１半導体
層の下主面に電気的に接触する第２主電極層を形成する
工程と、（ｋ） 前記第１主電極層の各部分のうち前記
第２絶縁膜の上に存在する部分を選択的にエッチングす
ることにより、前記第１主電極層をパターニングする工
程とを備える。
の製造方法は上記第２の構成のＭＯＳ型半導体装置の製
造に適しており、（ａ） 第１導電型の第１半導体層の
上主面に選択的に第２導電型の第２半導体層の第１の部
分を形成する工程と、（ｂ） 前記第１の半導体層の露
出面を選択的に覆う第１絶縁膜を形成する工程と、（ｃ
） 前記第１絶縁膜の上に制御電極層を形成する工程と
、（ｄ） 前記制御電極層をマスクとして前記第１半導
体層と前記第２半導体層の前記第１の部分とに選択的に
不純物を導入することにより、前記第１半導体層の前記
上主面に平行な方向において前記第２半導体層の前記第
１の部分に連続する前記第２半導体層の第２の部分を、
前記第１半導体層の中に選択的に形成する工程と、（ｅ
） 前記第２の半導体層の前記第１の部分の露出面を選
択的に覆うマスク層を形成する工程と、（ｆ） 前記制
御電極層と前記マスク層とをマスクとして前記第２半導
体層に選択的に不純物を導入することにより、前記第２
半導体層の前記第１のと第２の部分中に選択的に第１導
電型の第３半導体層を形成する工程と、（ｇ） 前記マ
スク層を除去する工程と、（ｈ） 前記制御電極層を第
２絶縁膜で覆う工程と、（ｉ） 前記工程（ａ） から
工程（ｇ） までによって得られた構造の上面全面に第
１主電極層を形成する工程と、（ｊ） 前記第１半導体
層の下主面に電気的に接触する第２主電極層を形成する
工程と、（ｋ） 前記第１主電極層の各部分のうち前記
第２絶縁膜の上に存在する部分を選択的にエッチングす
ることにより、前記第１主電極層をパターニングする工
程とを備える。
【００５６】＜第３の製造方法＞この方法は、上記第４
の構成のＭＯＳ型半導体装置の製造に適した方法である
。すなわち、上記第１の製造方法にさらに、（ｊ） 前
記第１主電極層の各部分のうち少くとも前記第２絶縁膜
の上に存在する部分を選択的にエッチングすることによ
り、前記第１主電極層をパターニングする工程が付加さ
れる。
の構成のＭＯＳ型半導体装置の製造に適した方法である
。すなわち、上記第１の製造方法にさらに、（ｊ） 前
記第１主電極層の各部分のうち少くとも前記第２絶縁膜
の上に存在する部分を選択的にエッチングすることによ
り、前記第１主電極層をパターニングする工程が付加さ
れる。
【００５７】
【作用】＜第１の構成の装置の作用＞第１の構成のＭＯ
Ｓ型半導体装置では、第２半導体層の第１の部分が突出
しているため、第１の主電極層のうち第２半導体層の第
１の部分の上に存在する部分は高い位置に存在する。従
って外部電極を第１の主電極層に加圧接触させても、制
御電極及びこれを覆う絶縁層には接触せず、これらに圧
力はかからない。
Ｓ型半導体装置では、第２半導体層の第１の部分が突出
しているため、第１の主電極層のうち第２半導体層の第
１の部分の上に存在する部分は高い位置に存在する。従
って外部電極を第１の主電極層に加圧接触させても、制
御電極及びこれを覆う絶縁層には接触せず、これらに圧
力はかからない。
【００５８】＜第２の構成の装置の作用＞このＭＯＳ型
半導体装置では、第１の主電極層は、制御電極を覆う絶
縁層からほとんど、または全く分離されている。このた
め、第１の主電極層と制御電極との間の容量は著しく低
減される。
半導体装置では、第１の主電極層は、制御電極を覆う絶
縁層からほとんど、または全く分離されている。このた
め、第１の主電極層と制御電極との間の容量は著しく低
減される。
【００５９】＜第３の構成の装置の作用＞第３の構成の
ＭＯＳ型半導体装置では、ＭＯＳ単位セルの配列におい
て第１の主電極層と制御電極を覆う絶縁層とを櫛形に形
成し、それらを平面的に互いに入組んだ関係で配置して
いるため、各単位セルの第１の主電極層と制御電極とを
外部電極に接続することが妨げられることなく、第１の
主電極層と制御電極との間の容量が著しく低減すること
ができる。
ＭＯＳ型半導体装置では、ＭＯＳ単位セルの配列におい
て第１の主電極層と制御電極を覆う絶縁層とを櫛形に形
成し、それらを平面的に互いに入組んだ関係で配置して
いるため、各単位セルの第１の主電極層と制御電極とを
外部電極に接続することが妨げられることなく、第１の
主電極層と制御電極との間の容量が著しく低減すること
ができる。
【００６０】＜第４の構成の装置の作用＞このＭＯＳ型
半導体装置では、第１の主電極が絶縁膜からほとんど、
または全く分離されているのみならず、第１の主電極の
表面の高さが絶縁膜の表面の高さよりも高くなっている
。このため、第１の主電極層と制御電極との間の容量が
著しく低減される作用と、外部電極を第１の主電極層に
加圧接触させても、制御電極及びこれを覆う絶縁層に圧
力はかからないという作用とが同時に生じる。
半導体装置では、第１の主電極が絶縁膜からほとんど、
または全く分離されているのみならず、第１の主電極の
表面の高さが絶縁膜の表面の高さよりも高くなっている
。このため、第１の主電極層と制御電極との間の容量が
著しく低減される作用と、外部電極を第１の主電極層に
加圧接触させても、制御電極及びこれを覆う絶縁層に圧
力はかからないという作用とが同時に生じる。
【００６１】＜第５の構成の装置の作用＞第５の構成の
ＭＯＳ型半導体装置では、上記第４の構成において第１
の主電極の表面の高さを絶縁膜の表面の高さよりも高く
するために、第１の主電極層の下に存在する半導体構造
に突出部を設けてその高さを高くしている。このため、
第１の主電極層自身を特に厚くすることなく、上記第４
の構成を得ることができる。
ＭＯＳ型半導体装置では、上記第４の構成において第１
の主電極の表面の高さを絶縁膜の表面の高さよりも高く
するために、第１の主電極層の下に存在する半導体構造
に突出部を設けてその高さを高くしている。このため、
第１の主電極層自身を特に厚くすることなく、上記第４
の構成を得ることができる。
【００６２】＜第６の構成の装置の作用＞第６の構成の
ＭＯＳ型半導体装置では第１の外部主電極と第１の主電
極の間に歪緩衝板を設けているため、半導体材料と第１
の外部主電極の材料とのそれぞれにおける熱膨脹率の相
違に起因して制御電極や絶縁層に加わる横方向の応力が
緩和される。
ＭＯＳ型半導体装置では第１の外部主電極と第１の主電
極の間に歪緩衝板を設けているため、半導体材料と第１
の外部主電極の材料とのそれぞれにおける熱膨脹率の相
違に起因して制御電極や絶縁層に加わる横方向の応力が
緩和される。
【００６３】＜第１から第３の製造方法＞これらの製造
方法では、上記のような利点を有する各ＭＯＳ半導体装
置を得ることができる。既述したように、これらはそれ
ぞれ、第１，第２および第４の構成のＭＯＳ型半導体装
置の製造に適している。
方法では、上記のような利点を有する各ＭＯＳ半導体装
置を得ることができる。既述したように、これらはそれ
ぞれ、第１，第２および第４の構成のＭＯＳ型半導体装
置の製造に適している。
【００６４】
【実施例】＜Ａ．第１の実施例の構造と特性＞図１はこ
の発明の第１の実施例にかかるＩＧＴの単位セル１０１
の断面構造図であり、この単位セル１０１はこの発明の
第１の目的を達成する構造を有している。
の発明の第１の実施例にかかるＩＧＴの単位セル１０１
の断面構造図であり、この単位セル１０１はこの発明の
第１の目的を達成する構造を有している。
【００６５】図１において、単位セル１０１はシリコン
を母材とした半導体基体ＳＢと、その上下に設けられた
構造とを備えている。半導体基体ＳＢにおいては、その
最下部にｐ型エミッタ層１が存在している。ｐ型エミッ
タ層１の上面にはｎ型ベース層２が形成されており、ｎ
型ベース層２の上表面部の中には、ｐ型ベース層３が選
択的に形成されている。このｐ型ベース層３は、その中
央部に存する比較的不純物濃度の高いｐ＋ 領域３ａと
、この中央部の周囲に存在してｐ＋ 領域３ａを水平面
内で取り囲むｐ領域３ｂから構成されている。ｐ領域３
ｂとｎ型ベース層２とのそれぞれの上表面は同一の高さ
とされているが、ｐ＋ 領域３ａの中央部分は上方に突
出した突出部３０となっている。ｐ型エミッタ層１とｎ
型ベース層２との界面はｐｎ接合Ｊ１ となっており、
また、ｎ型ベース層２とｐ型ベース層３との界面はｐｎ
接合Ｊ２ となっている。
を母材とした半導体基体ＳＢと、その上下に設けられた
構造とを備えている。半導体基体ＳＢにおいては、その
最下部にｐ型エミッタ層１が存在している。ｐ型エミッ
タ層１の上面にはｎ型ベース層２が形成されており、ｎ
型ベース層２の上表面部の中には、ｐ型ベース層３が選
択的に形成されている。このｐ型ベース層３は、その中
央部に存する比較的不純物濃度の高いｐ＋ 領域３ａと
、この中央部の周囲に存在してｐ＋ 領域３ａを水平面
内で取り囲むｐ領域３ｂから構成されている。ｐ領域３
ｂとｎ型ベース層２とのそれぞれの上表面は同一の高さ
とされているが、ｐ＋ 領域３ａの中央部分は上方に突
出した突出部３０となっている。ｐ型エミッタ層１とｎ
型ベース層２との界面はｐｎ接合Ｊ１ となっており、
また、ｎ型ベース層２とｐ型ベース層３との界面はｐｎ
接合Ｊ２ となっている。
【００６６】ｐ型ベース層３の上表面部の中には、水平
面内で矩形リング状となっているｎ型エミッタ層４が選
択的に形成されている。このｎ型エミッタ層４は、ｐ＋
領域３ａとｐ領域３ｂとにまたがって存在しており、
そのうちの第１の領域４ａは突出部３０内に、第２の領
域４ｂはｐ領域３ｂ内に位置している。ｐ型ベース層３
とｎ型エミッタ層４との界面はｐｎ接合Ｊ３ となって
いる。
面内で矩形リング状となっているｎ型エミッタ層４が選
択的に形成されている。このｎ型エミッタ層４は、ｐ＋
領域３ａとｐ領域３ｂとにまたがって存在しており、
そのうちの第１の領域４ａは突出部３０内に、第２の領
域４ｂはｐ領域３ｂ内に位置している。ｐ型ベース層３
とｎ型エミッタ層４との界面はｐｎ接合Ｊ３ となって
いる。
【００６７】半導体基体ＳＢの上表面はカソード面５と
して機能するが、このカソード面５のうち突出部３０を
取囲む部分は、突出部３０よりも低い後退面５ａとなっ
ている。この後退面５ａには、ｎ型エミッタ層４の第２
の領域４ｂのほか、ｐ領域３ｂとｎ型ベース層２とが露
出している。カソード面５の上面と後退面５ａとの高さ
の差は、たとえば５μｍである。ｐ領域３ｂのうち後退
面５ａの下部にある部分がチャネル領域ＣＨとなる。
して機能するが、このカソード面５のうち突出部３０を
取囲む部分は、突出部３０よりも低い後退面５ａとなっ
ている。この後退面５ａには、ｎ型エミッタ層４の第２
の領域４ｂのほか、ｐ領域３ｂとｎ型ベース層２とが露
出している。カソード面５の上面と後退面５ａとの高さ
の差は、たとえば５μｍである。ｐ領域３ｂのうち後退
面５ａの下部にある部分がチャネル領域ＣＨとなる。
【００６８】後退面５ａの上にはゲート酸化膜６が形成
されており、ゲート酸化膜６の中にはゲート電極７が埋
設されている。ゲート酸化膜６およびゲート電極７は、
後退面５ａに露出するｎ型エミッタ層４の第２の領域４
ｂの一部と、チャネル領域ＣＨと、ｎ型ベース層２の露
出面との上に位置している。このゲート酸化膜６が存在
していることによって、上記半導体基体ＳＢの各部分と
ゲート電極７とは電気的に絶縁されている。また、突出
部３０とゲート酸化膜６との間にはギャップＧＰ１ が
存在する。
されており、ゲート酸化膜６の中にはゲート電極７が埋
設されている。ゲート酸化膜６およびゲート電極７は、
後退面５ａに露出するｎ型エミッタ層４の第２の領域４
ｂの一部と、チャネル領域ＣＨと、ｎ型ベース層２の露
出面との上に位置している。このゲート酸化膜６が存在
していることによって、上記半導体基体ＳＢの各部分と
ゲート電極７とは電気的に絶縁されている。また、突出
部３０とゲート酸化膜６との間にはギャップＧＰ１ が
存在する。
【００６９】半導体基体ＳＢおよびゲート絶縁膜６の上
の全面にカソード電極層８が形成されている。このカソ
ード電極層８は突出部３０の上面においてｐ＋ 領域３
ａとｎ型エミッタ層４とに接触するとともに、突出部３
０の側面およびギャップＧＰ１の底面においてｎ型エミ
ッタ層４とに接触する。これによって、ｐ型ベース層３
とｎ型エミッタ層４とが電気的に接続されている。
の全面にカソード電極層８が形成されている。このカソ
ード電極層８は突出部３０の上面においてｐ＋ 領域３
ａとｎ型エミッタ層４とに接触するとともに、突出部３
０の側面およびギャップＧＰ１の底面においてｎ型エミ
ッタ層４とに接触する。これによって、ｐ型ベース層３
とｎ型エミッタ層４とが電気的に接続されている。
【００７０】後退面の５ａの上にゲート電極７及びゲー
ト酸化膜６とが設けられているため、カソード電極８の
うち突出部３０の上に存在している部分と、後退面５ａ
の上方に存在している部分とはそれらの高さがステップ
的に変化しており、それぞれの高さの差Ｈは、カソード
面５の上面と後退面５ａとの高さの差よりも小さい。こ
の差Ｈは、たとえば１〜２μｍである。
ト酸化膜６とが設けられているため、カソード電極８の
うち突出部３０の上に存在している部分と、後退面５ａ
の上方に存在している部分とはそれらの高さがステップ
的に変化しており、それぞれの高さの差Ｈは、カソード
面５の上面と後退面５ａとの高さの差よりも小さい。こ
の差Ｈは、たとえば１〜２μｍである。
【００７１】一方、ｐ型エミッタ層１の下面はアノード
面９となっている。アノード面９の上にはアノード電極
１０がｐ型エミッタ層１と電気的に接触するように配置
されている。
面９となっている。アノード面９の上にはアノード電極
１０がｐ型エミッタ層１と電気的に接触するように配置
されている。
【００７２】このＩＧＴ単位セル１０１におけるターン
オンおよびターンオフの制御原理は、図２８のＩＧＴ単
位セル１００と同一である。すなわち、アノード電極１
０の電位をカソード電極８よりも高くし、かつゲート電
極７の電位をカソード電極８の電位よりも高くすると単
位セル１０１はターンオンする。また、ゲート電極７に
印加されている電圧を取り除くと単位セル１０１はター
ンオフする。
オンおよびターンオフの制御原理は、図２８のＩＧＴ単
位セル１００と同一である。すなわち、アノード電極１
０の電位をカソード電極８よりも高くし、かつゲート電
極７の電位をカソード電極８の電位よりも高くすると単
位セル１０１はターンオンする。また、ゲート電極７に
印加されている電圧を取り除くと単位セル１０１はター
ンオフする。
【００７３】ＩＧＴペレットにおいては、複数個のＩＧ
Ｔ単位セル１０１が並列にマトリクス状に配列されて一
体化されている。各単位セル１０１のゲート電極７は互
いにペレット上で電気的に接続されるとともに、外部ゲ
ート電極Ｇと電気的に接続されている。また、各単位セ
ル１０１のカソード電極８は互いに接続されており、各
単位セル１０１のアノード電極１０も連続的につながっ
ている。
Ｔ単位セル１０１が並列にマトリクス状に配列されて一
体化されている。各単位セル１０１のゲート電極７は互
いにペレット上で電気的に接続されるとともに、外部ゲ
ート電極Ｇと電気的に接続されている。また、各単位セ
ル１０１のカソード電極８は互いに接続されており、各
単位セル１０１のアノード電極１０も連続的につながっ
ている。
【００７４】このようなＩＧＴ単位セル１０１を有する
ＩＧＴペレットを使用する際には、カソード電極８の上
にカソード側歪緩衝板１４とカソード電極体１５とを配
置する。ただし、カソード電極体１５は外部カソード電
極Ｋを兼ねた銅板である。また、カソード側歪緩衝板１
４はモリブデンによって形成されており、その下面はフ
ラットである。
ＩＧＴペレットを使用する際には、カソード電極８の上
にカソード側歪緩衝板１４とカソード電極体１５とを配
置する。ただし、カソード電極体１５は外部カソード電
極Ｋを兼ねた銅板である。また、カソード側歪緩衝板１
４はモリブデンによって形成されており、その下面はフ
ラットである。
【００７５】同様に、アノード電極１０の下面上にはア
ノード側歪緩衝板１６とアノード電極体１７とを配置す
る。アノード電極体１７は外部アノード電極Ａを兼ねた
銅板であり、アノード側歪緩衝板１６はモリブデンによ
って形成されている。
ノード側歪緩衝板１６とアノード電極体１７とを配置す
る。アノード電極体１７は外部アノード電極Ａを兼ねた
銅板であり、アノード側歪緩衝板１６はモリブデンによ
って形成されている。
【００７６】このような配置状態においてカソード電極
体１５とアノード電極体１７とを介して半導体基体ＳＢ
が加圧され、この加圧力によって電極体１５，１７と半
導体基体ＳＢとの電気的接触が維持される。また、カソ
ード電極体１５やアノード電極体１７を介して半導体基
体ＳＢからの放熱がなされる。
体１５とアノード電極体１７とを介して半導体基体ＳＢ
が加圧され、この加圧力によって電極体１５，１７と半
導体基体ＳＢとの電気的接触が維持される。また、カソ
ード電極体１５やアノード電極体１７を介して半導体基
体ＳＢからの放熱がなされる。
【００７７】カソード側歪緩衝板１４とカソード電極層
８とは突出部３０の上においてのみ接触しており、後退
面５ａの上では接触していない。したがって、圧力はゲ
ート電極７やゲート酸化膜６には伝達されず、ゲート酸
化膜６およびゲート電極７の変形や破損を防止可能であ
る。
８とは突出部３０の上においてのみ接触しており、後退
面５ａの上では接触していない。したがって、圧力はゲ
ート電極７やゲート酸化膜６には伝達されず、ゲート酸
化膜６およびゲート電極７の変形や破損を防止可能であ
る。
【００７８】一方、カソード側歪緩衝板１４とアノード
側歪緩衝板１６とを設けている理由は以下の通りである
。すなわち、カソード電極体１５やアノード電極体１７
を形成する銅の熱膨張係数は１６．５×１０−６／℃で
あり、シリコンの熱膨張係数３．１×１０−６／℃との
差が大きい。このため、カソード電極体１５やアノード
電極体１７を直接にＩＧＴペレットに加圧接触させて使
用すると、ＩＧＴペレットの動作時に発生する熱によっ
て生ずる熱膨張が電極体１５，１７と半導体基体ＳＢと
の間で異なったものとなる。このため、単位セル１０１
に水平方向の力が加わり、単位セル１０１の歪みが大き
くなる。この歪はゲート酸化膜６やゲート電極層７の電
気的特性に影響を与えることもある。ＩＧＴペレットの
通電を停止した後の冷却においても同様の問題が生じる
。
側歪緩衝板１６とを設けている理由は以下の通りである
。すなわち、カソード電極体１５やアノード電極体１７
を形成する銅の熱膨張係数は１６．５×１０−６／℃で
あり、シリコンの熱膨張係数３．１×１０−６／℃との
差が大きい。このため、カソード電極体１５やアノード
電極体１７を直接にＩＧＴペレットに加圧接触させて使
用すると、ＩＧＴペレットの動作時に発生する熱によっ
て生ずる熱膨張が電極体１５，１７と半導体基体ＳＢと
の間で異なったものとなる。このため、単位セル１０１
に水平方向の力が加わり、単位セル１０１の歪みが大き
くなる。この歪はゲート酸化膜６やゲート電極層７の電
気的特性に影響を与えることもある。ＩＧＴペレットの
通電を停止した後の冷却においても同様の問題が生じる
。
【００７９】しかし、この実施例のように歪緩衝板１４
，１６を介在させておくと、モリブデンの熱膨張係数は
４．９×１０−６／℃であり、シリコンの熱膨張係数３
．１×１０−６／℃とほぼ等しいため、単位セル１０１
の歪みは最小限に押えられる。またモリブデンは導電性
材料であるため、電極体１５，１７と電極層８，１０と
の間の電気的接続は維持されている。
，１６を介在させておくと、モリブデンの熱膨張係数は
４．９×１０−６／℃であり、シリコンの熱膨張係数３
．１×１０−６／℃とほぼ等しいため、単位セル１０１
の歪みは最小限に押えられる。またモリブデンは導電性
材料であるため、電極体１５，１７と電極層８，１０と
の間の電気的接続は維持されている。
【００８０】歪緩衝板１４，１６としては、シリコンの
熱膨張係数と銅の熱膨張係数との間の熱膨張係数を有す
る導電性材料一般が使用可能であるが、シリコンの熱膨
張係数とほぼ等しい熱膨張係数を有する導電材料で形成
されることが好ましい。そのような材料としてはモリブ
デンのほか、たとえばタングステンを採用できる。
熱膨張係数と銅の熱膨張係数との間の熱膨張係数を有す
る導電性材料一般が使用可能であるが、シリコンの熱膨
張係数とほぼ等しい熱膨張係数を有する導電材料で形成
されることが好ましい。そのような材料としてはモリブ
デンのほか、たとえばタングステンを採用できる。
【００８１】なお、歪緩衝板１４，１６の双方を設ける
ことが好ましいが、それらのうちの一方のみを設けても
よい。この場合、アノード側歪緩衝板１６のみを設ける
ことを禁止するものではないが、ゲート構造６，７の保
護のためにはカソード側歪緩衝板１４のみを設ける方が
好ましい。
ことが好ましいが、それらのうちの一方のみを設けても
よい。この場合、アノード側歪緩衝板１６のみを設ける
ことを禁止するものではないが、ゲート構造６，７の保
護のためにはカソード側歪緩衝板１４のみを設ける方が
好ましい。
【００８２】＜Ｂ．第１の実施例のＩＧＴの製造方法＞
このような第１の実施例によるＩＧＴ単位セル１０１の
製造工程を図９から図１７に示す。
このような第１の実施例によるＩＧＴ単位セル１０１の
製造工程を図９から図１７に示す。
【００８３】まず、図９に示すように、比較的高不純物
濃度のｐ型シリコン基板（ｐ型エミッタ層）１の下側主
面（アノード面９）の上に酸化膜２２を形成する。次に
図１０に示すように、シリコン基板１の上側主面の上に
比較的低い不純物濃度のｎ型シリコン層２（ｎ型ベース
層）をエピタキシャル成長により形成し、ｐｎ二層構造
の基板を形成する。このエピタキシャル成長時において
、酸化膜２２はアノード面９の上におけるエピタキシャ
ル成長を妨げる役割を果たす。このような基板を作成す
るに際してはエピタキシャル成長以外の方法も採用可能
である。たとえば比較的低い不純物濃度のｎ型のシリコ
ン基板にｐ型の不純物を一方の面から拡散してｐ型のシ
リコン層を形成してもよく、あるいは比較的低濃度のｎ
型基板と比較的高濃度のｐ型基板をそれぞれ用意し両者
を接着することによってｐｎ二層構造を得てもよい。
濃度のｐ型シリコン基板（ｐ型エミッタ層）１の下側主
面（アノード面９）の上に酸化膜２２を形成する。次に
図１０に示すように、シリコン基板１の上側主面の上に
比較的低い不純物濃度のｎ型シリコン層２（ｎ型ベース
層）をエピタキシャル成長により形成し、ｐｎ二層構造
の基板を形成する。このエピタキシャル成長時において
、酸化膜２２はアノード面９の上におけるエピタキシャ
ル成長を妨げる役割を果たす。このような基板を作成す
るに際してはエピタキシャル成長以外の方法も採用可能
である。たとえば比較的低い不純物濃度のｎ型のシリコ
ン基板にｐ型の不純物を一方の面から拡散してｐ型のシ
リコン層を形成してもよく、あるいは比較的低濃度のｎ
型基板と比較的高濃度のｐ型基板をそれぞれ用意し両者
を接着することによってｐｎ二層構造を得てもよい。
【００８４】次に、ｎ型ベース層２の上面に酸化膜２４
を選択的に設け、これをマスクとしてイオン注入あるい
は拡散を行なうことによりｐ型の不純物をｎ型シリコン
層２に選択的に導入し、それによってｐ＋ 領域３ａを
形成する（図１１）。この後酸化膜２４を除去し、ｐ＋
領域３ａ上に選択的に酸化膜２５を設け、これをマス
クとしてｐ＋ 領域３ａの選択的シリコンエッチングを
行って突出部分３０と後退面５ａを形成する（図１２）
。この工程において、ｐ＋ 領域３ａの上面のうち酸化
膜２５の直下にある部分、すなわち突出部分３０の上面
がカソード面５として規定される。
を選択的に設け、これをマスクとしてイオン注入あるい
は拡散を行なうことによりｐ型の不純物をｎ型シリコン
層２に選択的に導入し、それによってｐ＋ 領域３ａを
形成する（図１１）。この後酸化膜２４を除去し、ｐ＋
領域３ａ上に選択的に酸化膜２５を設け、これをマス
クとしてｐ＋ 領域３ａの選択的シリコンエッチングを
行って突出部分３０と後退面５ａを形成する（図１２）
。この工程において、ｐ＋ 領域３ａの上面のうち酸化
膜２５の直下にある部分、すなわち突出部分３０の上面
がカソード面５として規定される。
【００８５】この後、酸化膜２５を除去し、後退面５ａ
の全面に厚さ１０００オングストローム程度の酸化膜を
形成し、更にこの酸化膜上にポリシリコン膜を形成する
。
の全面に厚さ１０００オングストローム程度の酸化膜を
形成し、更にこの酸化膜上にポリシリコン膜を形成する
。
【００８６】写真製版によってこれらの酸化膜、ポリシ
リコン膜を選択的に取除き、それによって、ゲート酸化
膜６の一部６ａ及びゲート電極７を後退面５ａの上に形
成する（図１３）。これらのゲート酸化膜６の一部６ａ
及びゲート電極７と突出部分３０との間にはギャップＧ
Ｐ１ が存在する。
リコン膜を選択的に取除き、それによって、ゲート酸化
膜６の一部６ａ及びゲート電極７を後退面５ａの上に形
成する（図１３）。これらのゲート酸化膜６の一部６ａ
及びゲート電極７と突出部分３０との間にはギャップＧ
Ｐ１ が存在する。
【００８７】次にこのゲート電極７をマスクとしてｐ型
の不純物をｎ型ベース層２へとイオン注入あるいは拡散
することにより、ｐ＋ 領域３ａの周囲にｐ領域３ｂを
形成する。このｐ領域３ｂはｐ＋ 領域３ａと共にｐ型
ベース層３を形成する（図１４）。
の不純物をｎ型ベース層２へとイオン注入あるいは拡散
することにより、ｐ＋ 領域３ａの周囲にｐ領域３ｂを
形成する。このｐ領域３ｂはｐ＋ 領域３ａと共にｐ型
ベース層３を形成する（図１４）。
【００８８】次にｐ＋ 領域３ａのうち、突出部３０の
上面の上に酸化膜２６を選択的に設け、この酸化膜２６
とゲート電極７とをマスクとしてｐ型ベース層３の中に
ｎ型不純物をイオン注入あるいは拡散することにより、
不純物濃度の高いｎ型エミッタ層４を形成する（図１５
）。ｎ型エミッタ層４は、突出部３０の上面に露出する
第１の領域４ａと、ｐ領域３ｂの上面に露出する第２の
領域４ｂとを含んでいる。
上面の上に酸化膜２６を選択的に設け、この酸化膜２６
とゲート電極７とをマスクとしてｐ型ベース層３の中に
ｎ型不純物をイオン注入あるいは拡散することにより、
不純物濃度の高いｎ型エミッタ層４を形成する（図１５
）。ｎ型エミッタ層４は、突出部３０の上面に露出する
第１の領域４ａと、ｐ領域３ｂの上面に露出する第２の
領域４ｂとを含んでいる。
【００８９】この後、写真製版によりゲート電極７の上
面および側面の上に選択的に酸化膜を形成して、ゲート
酸化膜６を完成させる（図１６）。この後、酸化膜２２
を除去し、カソード面５，後退面５ａおよび酸化膜６の
全面、それにアノード面９の全面にアルミニウム等の金
属を一層または多層にわたってそれぞれ形成して、カソ
ード電極８とアノード電極１０とを得る（図１７）。こ
れによって、図１に示したような単位セル１０１が完成
する。
面および側面の上に選択的に酸化膜を形成して、ゲート
酸化膜６を完成させる（図１６）。この後、酸化膜２２
を除去し、カソード面５，後退面５ａおよび酸化膜６の
全面、それにアノード面９の全面にアルミニウム等の金
属を一層または多層にわたってそれぞれ形成して、カソ
ード電極８とアノード電極１０とを得る（図１７）。こ
れによって、図１に示したような単位セル１０１が完成
する。
【００９０】なお、図９〜図１７ではひとつの単位セル
１０１について図示しているが、ひとつのＩＧＴペレッ
トに属するすべてのＩＧＴセルは、上記のプロセスを通
じて同時に作成される。
１０１について図示しているが、ひとつのＩＧＴペレッ
トに属するすべてのＩＧＴセルは、上記のプロセスを通
じて同時に作成される。
【００９１】＜Ｃ．第２の実施例の構造と特性＞次にこ
の発明の第２および第３の目的に対応した第２の実施例
について図２を用いて説明する。この図２は、第２の実
施例のＩＧＴ単位セル１０２を複数個有するＩＧＴペレ
ットの断面斜視図である。ＩＧＴ単位セル１０２のそれ
ぞれは半導体基体ＳＢの上側主面に沿ってＸ方向に伸び
る短冊状のセルであって、Ｘ方向に直角なＹ方向に複数
の単位セル１０２が配列している。ｐ型エミッタ層１、
ｎ型ベース層２およびアノード電極１０は、各ＩＧＴ単
位セル１０２に共用されている。ＹＺ面に並行な面にお
けるｐ型エミッタ層１、ｎ型ベース層２、ｐ型ベース層
３およびｎ型エミッタ層４の相互位置関係は図２８の単
位セル１００と同様である。このため、ｐ領域３ｂはｎ
型ベース層２の上面に平行な方向においてｐ＋ 領域３
ａを取囲んでおり、ゲート絶縁膜６およびゲート電極７
は、半導体層２，３，４のそれぞれの露出面の第１のエ
リアＡ２１，Ａ３１，Ａ４１（図３参照）の上に存在す
る。
の発明の第２および第３の目的に対応した第２の実施例
について図２を用いて説明する。この図２は、第２の実
施例のＩＧＴ単位セル１０２を複数個有するＩＧＴペレ
ットの断面斜視図である。ＩＧＴ単位セル１０２のそれ
ぞれは半導体基体ＳＢの上側主面に沿ってＸ方向に伸び
る短冊状のセルであって、Ｘ方向に直角なＹ方向に複数
の単位セル１０２が配列している。ｐ型エミッタ層１、
ｎ型ベース層２およびアノード電極１０は、各ＩＧＴ単
位セル１０２に共用されている。ＹＺ面に並行な面にお
けるｐ型エミッタ層１、ｎ型ベース層２、ｐ型ベース層
３およびｎ型エミッタ層４の相互位置関係は図２８の単
位セル１００と同様である。このため、ｐ領域３ｂはｎ
型ベース層２の上面に平行な方向においてｐ＋ 領域３
ａを取囲んでおり、ゲート絶縁膜６およびゲート電極７
は、半導体層２，３，４のそれぞれの露出面の第１のエ
リアＡ２１，Ａ３１，Ａ４１（図３参照）の上に存在す
る。
【００９２】しかしながら、図２８の単位セル１００と
異なって、この単位セル１０２においては、ｐ型ベース
層３およびｎ型エミッタ層４がＸ方向に伸びた細長い短
冊形状となっている。また、カソード電極８は、単位セ
ル１０２の上面を全面的に覆うのではなく、ｐ＋ 領域
３ａの上表面の全体すなわちｐ型ベース層３の露出面の
第２のエリアＡ３２（図３）と、ｎ型エミッタ層４の露
出面の第２のエリアＡ４２とのみを覆っている。このた
め、カソード電極８とゲート絶縁膜６との間にはギャッ
プＧＰ２ が存在しており、ゲート絶縁膜６の上にはカ
ソード電極８は存在しない。また、カソード電極８の上
面の高さはゲート酸化膜６の上面の高さよりも低い。
異なって、この単位セル１０２においては、ｐ型ベース
層３およびｎ型エミッタ層４がＸ方向に伸びた細長い短
冊形状となっている。また、カソード電極８は、単位セ
ル１０２の上面を全面的に覆うのではなく、ｐ＋ 領域
３ａの上表面の全体すなわちｐ型ベース層３の露出面の
第２のエリアＡ３２（図３）と、ｎ型エミッタ層４の露
出面の第２のエリアＡ４２とのみを覆っている。このた
め、カソード電極８とゲート絶縁膜６との間にはギャッ
プＧＰ２ が存在しており、ゲート絶縁膜６の上にはカ
ソード電極８は存在しない。また、カソード電極８の上
面の高さはゲート酸化膜６の上面の高さよりも低い。
【００９３】さらに、各単位セル１０２についてのカソ
ード電極８はＸ方向に伸びており、それらの端部におい
て相互に接続されている。このため、カソード電極８の
全体は櫛形の形状となっており、各単位セル１０２にお
けるカソード電極８は櫛形パターンにおける歯部分のひ
とつになっている。この櫛形形状は、各単位セル１０２
のカソード電極８同士を連結するために採用された構造
である。さらに、ゲート電極７とゲート酸化膜６との組
合せ構造も全体として櫛形の形状となっており、各単位
セル１０２におけるゲート電極７とゲート酸化膜６との
組合せはこの櫛形パターンの歯部分のひとつになってい
る。
ード電極８はＸ方向に伸びており、それらの端部におい
て相互に接続されている。このため、カソード電極８の
全体は櫛形の形状となっており、各単位セル１０２にお
けるカソード電極８は櫛形パターンにおける歯部分のひ
とつになっている。この櫛形形状は、各単位セル１０２
のカソード電極８同士を連結するために採用された構造
である。さらに、ゲート電極７とゲート酸化膜６との組
合せ構造も全体として櫛形の形状となっており、各単位
セル１０２におけるゲート電極７とゲート酸化膜６との
組合せはこの櫛形パターンの歯部分のひとつになってい
る。
【００９４】これら２つの櫛形パターンはＸＹ面内にお
いて互いに入り組んだ構造、いわゆるすだれ状電極様（
Ｉｎｔｅｒｄｉｇｉｔａｌ）の構造となっている。
いて互いに入り組んだ構造、いわゆるすだれ状電極様（
Ｉｎｔｅｒｄｉｇｉｔａｌ）の構造となっている。
【００９５】このように単位セル１０２を短冊状にする
とともにカソード電極８を櫛形パターンとするのは、次
のような理由による。すなわち、仮に図２９のような単
位セルのマトリクス配列においてゲート酸化膜６の上か
らカソード電極８を取除いた場合には、ゲート酸化膜６
が各単位セルを取囲んでいるために各単位セルのカソー
ド電極８が互いに分離されてしまう。そしてカソード電
極８の上面の高さがゲート酸化膜６の上面の高さよりも
低いため、加圧接触型にしたとしても各単位セルのカソ
ード電極８を外部カソード電極に接触させることができ
ない。
とともにカソード電極８を櫛形パターンとするのは、次
のような理由による。すなわち、仮に図２９のような単
位セルのマトリクス配列においてゲート酸化膜６の上か
らカソード電極８を取除いた場合には、ゲート酸化膜６
が各単位セルを取囲んでいるために各単位セルのカソー
ド電極８が互いに分離されてしまう。そしてカソード電
極８の上面の高さがゲート酸化膜６の上面の高さよりも
低いため、加圧接触型にしたとしても各単位セルのカソ
ード電極８を外部カソード電極に接触させることができ
ない。
【００９６】これに対してこの第２の実施例の単位セル
１０２では各単位セル１０２のゲート酸化膜６がカソー
ド電極８を取囲んでおらず、各単位セル１０２のカソー
ド電極８はゲート酸化膜６の上を通ることなしに相互に
接続されることができるのである。なお、この単位セル
１０２を有するＩＧＴペレットはワイアボンド形式によ
って外部電極に接続される。
１０２では各単位セル１０２のゲート酸化膜６がカソー
ド電極８を取囲んでおらず、各単位セル１０２のカソー
ド電極８はゲート酸化膜６の上を通ることなしに相互に
接続されることができるのである。なお、この単位セル
１０２を有するＩＧＴペレットはワイアボンド形式によ
って外部電極に接続される。
【００９７】この単位セル１０２ではゲート電極７とカ
ソード電極８とが上下方向に積層されておらず、これら
の間の電気容量、すなわち図３１の容量Ｃ１に相当する
容量はほぼゼロとなる。従って数３における時定数τが
小さくなり、数１からわかるように、ターンオンなどの
スイッチング動作を高速で行なうことが可能となる。
ソード電極８とが上下方向に積層されておらず、これら
の間の電気容量、すなわち図３１の容量Ｃ１に相当する
容量はほぼゼロとなる。従って数３における時定数τが
小さくなり、数１からわかるように、ターンオンなどの
スイッチング動作を高速で行なうことが可能となる。
【００９８】この第２の実施例において、カソード電極
８の寸法はそれほど厳密に制御される必要はない。図５
のＩＧＴ単位セル１０２ａではカソード電極８の幅が図
２のＩＧＴ単位セル１０２よりも大きく、それによって
、カソード電極８の端部８Ｅが酸化膜６の上部に存在し
た場合を示している。このような構造であっても、カソ
ード電極８がゲート電極７の上部に大きく張り出してい
ない限り、容量Ｃ１ の値は充分小さい。
８の寸法はそれほど厳密に制御される必要はない。図５
のＩＧＴ単位セル１０２ａではカソード電極８の幅が図
２のＩＧＴ単位セル１０２よりも大きく、それによって
、カソード電極８の端部８Ｅが酸化膜６の上部に存在し
た場合を示している。このような構造であっても、カソ
ード電極８がゲート電極７の上部に大きく張り出してい
ない限り、容量Ｃ１ の値は充分小さい。
【００９９】＜Ｄ．第２の実施例のＩＧＴの製造方法＞
以下に図２に示した実施例の製造工程を説明する。図１
に示した実施例の製造工程の初期の部分の工程（図９〜
図１１）がここでもそのまま用いられる（図１８〜図２
０）。ただし、図２０におけるｐ＋ 領域３ａは紙面に
垂直な方向に伸びた短冊状となっている。
以下に図２に示した実施例の製造工程を説明する。図１
に示した実施例の製造工程の初期の部分の工程（図９〜
図１１）がここでもそのまま用いられる（図１８〜図２
０）。ただし、図２０におけるｐ＋ 領域３ａは紙面に
垂直な方向に伸びた短冊状となっている。
【０１００】次に酸化膜２４を一旦除去し、カソード面
５の全面に厚さ１０００オングストローム程度の酸化膜
を形成し、更にこの酸化膜上にポリシリコン膜を設ける
。そしてそれらの膜に対して写真製版を行ない、紙面に
垂直な方向に伸びた短冊状のゲート酸化膜６の一部６ａ
及びゲート電極７を形成する（図２１）。
５の全面に厚さ１０００オングストローム程度の酸化膜
を形成し、更にこの酸化膜上にポリシリコン膜を設ける
。そしてそれらの膜に対して写真製版を行ない、紙面に
垂直な方向に伸びた短冊状のゲート酸化膜６の一部６ａ
及びゲート電極７を形成する（図２１）。
【０１０１】このゲート電極７をマスクとしてｐ型の不
純物をｐ＋ 領域３ａとｎ領域２へイオン注入あるいは
拡散することにより、ｐ＋ 領域３ａを取囲む領域にｐ
領域３ｂを形成する。ｐ領域３ｂはｐ＋ 領域３ａと共
にｐ型ベース層３となる（図２２）。
純物をｐ＋ 領域３ａとｎ領域２へイオン注入あるいは
拡散することにより、ｐ＋ 領域３ａを取囲む領域にｐ
領域３ｂを形成する。ｐ領域３ｂはｐ＋ 領域３ａと共
にｐ型ベース層３となる（図２２）。
【０１０２】次にｐ＋ 領域３ａ上に選択的に酸化膜２
６を設け、これをマスクとしてｎ型不純物をｐ領域３内
にイオン注入あるいは拡散することにより、ｐ＋ 領域
３ａとｐ領域３ｂとの表面部分に広がる不純物濃度の高
いｎ型エミッタ層４を形成する（図２３）。この後写真
製版によりゲート電極７の上に選択的に酸化膜を形成し
て、ゲート酸化膜６を得る（図２４）。
６を設け、これをマスクとしてｎ型不純物をｐ領域３内
にイオン注入あるいは拡散することにより、ｐ＋ 領域
３ａとｐ領域３ｂとの表面部分に広がる不純物濃度の高
いｎ型エミッタ層４を形成する（図２３）。この後写真
製版によりゲート電極７の上に選択的に酸化膜を形成し
て、ゲート酸化膜６を得る（図２４）。
【０１０３】次に酸化膜２２を除去し、カソード面５の
全面及び酸化膜６の上面全面に、またアノード面９の全
面にアルミニウム等の金属を設け、それぞれ電極層８ａ
、アノード電極１０を形成する（図２５）。この後電極
層８ａを選択的に除去することによって電極層８ａをパ
ターニングし、カソード面５上にのみカソード電極８を
残置する（図２６）。これによってＩＧＴ単位セル１０
２が完成する。 ＜Ｅ．第３〜第５の実施例＞次に、この発明の第３の目
的を達成する第３〜第５の実施例について説明する。
図６に示したこの発明の第３の実施例のＩＧＴ単位セ
ル１０３は、第１の実施例のＩＧＴ単位セル１０１にお
いて、カソード電極８がゲート電極７を覆ってしまわな
いように、カソード電極８を選択的に除去したものに相
当する。図４にも示すように、ゲート絶縁膜６およびゲ
ート電極７は、半導体層２，３，４のそれぞれの露出面
の第１のエリアＡ２１，Ａ３１，Ａ４１の上に存在する
。また、カソード電極８は、ｐ型ベース層３の露出面の
第２のエリアＡ３２と、ｎ型エミッタ層４の露出面の第
２のエリアＡ４２と、ゲート絶縁膜６およびゲート電極
７の一部のみを覆っている。
全面及び酸化膜６の上面全面に、またアノード面９の全
面にアルミニウム等の金属を設け、それぞれ電極層８ａ
、アノード電極１０を形成する（図２５）。この後電極
層８ａを選択的に除去することによって電極層８ａをパ
ターニングし、カソード面５上にのみカソード電極８を
残置する（図２６）。これによってＩＧＴ単位セル１０
２が完成する。 ＜Ｅ．第３〜第５の実施例＞次に、この発明の第３の目
的を達成する第３〜第５の実施例について説明する。
図６に示したこの発明の第３の実施例のＩＧＴ単位セ
ル１０３は、第１の実施例のＩＧＴ単位セル１０１にお
いて、カソード電極８がゲート電極７を覆ってしまわな
いように、カソード電極８を選択的に除去したものに相
当する。図４にも示すように、ゲート絶縁膜６およびゲ
ート電極７は、半導体層２，３，４のそれぞれの露出面
の第１のエリアＡ２１，Ａ３１，Ａ４１の上に存在する
。また、カソード電極８は、ｐ型ベース層３の露出面の
第２のエリアＡ３２と、ｎ型エミッタ層４の露出面の第
２のエリアＡ４２と、ゲート絶縁膜６およびゲート電極
７の一部のみを覆っている。
【０１０４】このＩＧＴ単位セル１０３においては、後
退面５ａの上にゲート電極７やゲート絶縁膜６を設ける
ことにより、ゲート電極７及びゲート酸化膜６は加圧を
受けない。またカソード側歪緩衝板１４やアノード側歪
緩衝板１６を設けているため、カソード電極体１５また
はアノード電極体１７とＩＧＴ単位セル１０３との熱膨
張係数の差による歪が単位セル１０４に加わるのを防止
できる。
退面５ａの上にゲート電極７やゲート絶縁膜６を設ける
ことにより、ゲート電極７及びゲート酸化膜６は加圧を
受けない。またカソード側歪緩衝板１４やアノード側歪
緩衝板１６を設けているため、カソード電極体１５また
はアノード電極体１７とＩＧＴ単位セル１０３との熱膨
張係数の差による歪が単位セル１０４に加わるのを防止
できる。
【０１０５】更にカソード電極８はゲート電極７の上部
に存在しないので、入力容量Ｃｉｓｓを低減してターン
オンなどのスイッチング動作を速くすることができる。 ここでゲート電極７の上方にカソード歪緩衝板１４が存
在するため、そのカソード歪緩衝板１４とゲート電極７
との間の容量についても考慮する必要がある。しかしな
がら、ゲート酸化膜６とカソード歪緩衝板１４との間に
は空間が存在しこの空間内に存在する空気の誘電率は比
較的低い。このため、この容量は十分小さく無視できる
ものであり、この実施例での入力容量Ｃｉｓｓの低減の
効果を損なうものではない。
に存在しないので、入力容量Ｃｉｓｓを低減してターン
オンなどのスイッチング動作を速くすることができる。 ここでゲート電極７の上方にカソード歪緩衝板１４が存
在するため、そのカソード歪緩衝板１４とゲート電極７
との間の容量についても考慮する必要がある。しかしな
がら、ゲート酸化膜６とカソード歪緩衝板１４との間に
は空間が存在しこの空間内に存在する空気の誘電率は比
較的低い。このため、この容量は十分小さく無視できる
ものであり、この実施例での入力容量Ｃｉｓｓの低減の
効果を損なうものではない。
【０１０６】またＩＧＴペレット上の単位セル１０３の
配列においては、各単位セル１０３カソード電極８のう
ちゲート絶縁膜６の上に存在する部分の上面が、単位セ
ル１０３の構成要素のうちで最も高い位置に存在してい
るため、単位セル１０３の平面形状を矩形として加圧接
触型の構造を採用できる。
配列においては、各単位セル１０３カソード電極８のう
ちゲート絶縁膜６の上に存在する部分の上面が、単位セ
ル１０３の構成要素のうちで最も高い位置に存在してい
るため、単位セル１０３の平面形状を矩形として加圧接
触型の構造を採用できる。
【０１０７】このＩＧＴ単位セル１０３は、図９〜図１
７に示した第１の実施例の製造工程において、図１７の
工程が終了した後、カソード電極８を選択的にエッチン
グしてパターニングすることにより得られる（図２７）
。
７に示した第１の実施例の製造工程において、図１７の
工程が終了した後、カソード電極８を選択的にエッチン
グしてパターニングすることにより得られる（図２７）
。
【０１０８】図７はこの発明の第４の実施例にかかるＩ
ＧＴ単位セル１０４を示す断面図である。このＩＧＴ単
位セル１０４ではカソード面５はフラットである。そし
て、カソード電極８がゲート酸化膜６と接触しないよう
にカソード面５の上のみに設けられているとともに、カ
ソード電極８の厚さをゲート酸化膜６とゲート電極７が
形成する高さよりも厚くしている。この場合も図１の第
１の実施例で示した外部電極１５，１７と歪緩衝板１４
，１６とを用いて加圧接触型とすることができる。この
ため、単位セル１０４の平面形状は矩形とすることがで
きる。
ＧＴ単位セル１０４を示す断面図である。このＩＧＴ単
位セル１０４ではカソード面５はフラットである。そし
て、カソード電極８がゲート酸化膜６と接触しないよう
にカソード面５の上のみに設けられているとともに、カ
ソード電極８の厚さをゲート酸化膜６とゲート電極７が
形成する高さよりも厚くしている。この場合も図１の第
１の実施例で示した外部電極１５，１７と歪緩衝板１４
，１６とを用いて加圧接触型とすることができる。この
ため、単位セル１０４の平面形状は矩形とすることがで
きる。
【０１０９】この単位セル１０４はもまた第１と第２の
実施例の利点を兼ね備えており、ターンオン動作を高速
にすることができるのみならず、加圧接触によるゲート
電極７やゲート酸化膜６の破損という問題点も解消され
る。
実施例の利点を兼ね備えており、ターンオン動作を高速
にすることができるのみならず、加圧接触によるゲート
電極７やゲート酸化膜６の破損という問題点も解消され
る。
【０１１０】この単位セル１０４は、図１８〜図２６に
示した第２の実施例の製造工程において、単位セルの形
状を矩形とし、図２５の電極層８ａの厚さを酸化膜６と
ゲート電極７とのそれぞれの厚さの和よりも厚くするこ
とによって得ることができる。ＩＧＴペレット上では各
単位セル１０４はマトリクス状に配列される。
示した第２の実施例の製造工程において、単位セルの形
状を矩形とし、図２５の電極層８ａの厚さを酸化膜６と
ゲート電極７とのそれぞれの厚さの和よりも厚くするこ
とによって得ることができる。ＩＧＴペレット上では各
単位セル１０４はマトリクス状に配列される。
【０１１１】図８はこの発明の第５の実施例にかかるＩ
ＧＴ単位セル１０５を示す。このＩＧＴ単位セル１０５
では、カソード電極８が突出部３０の上面の上のみに存
在しており、他の構成は図６のＩＧＴ単位セル１０３と
同一である。ただし、図４の第２のエリアＡ３２，Ａ４
２のうち、ｎ型エミッタ層４の露出面の第２のエリアＡ
４２は突出部分３０の上面のみ（図８）で定義される。
ＧＴ単位セル１０５を示す。このＩＧＴ単位セル１０５
では、カソード電極８が突出部３０の上面の上のみに存
在しており、他の構成は図６のＩＧＴ単位セル１０３と
同一である。ただし、図４の第２のエリアＡ３２，Ａ４
２のうち、ｎ型エミッタ層４の露出面の第２のエリアＡ
４２は突出部分３０の上面のみ（図８）で定義される。
【０１１２】図５のＩＧＴ単位セル１０４ではカソード
電極８のパターニングが比較的容易であり、またカソー
ド電極８とｎ型エミッタ層４との間の電気的接触面積が
大きいという利点があるが、図７のＩＧＴ単位セル１０
５では、カソード電極８とゲート電極７との間の容量が
特に低くなるという利点がある。図１に示した電極体１
５，１７や歪緩衝板１４，１６は、この第５の実施例の
単位セル１０５にも使用可能である。
電極８のパターニングが比較的容易であり、またカソー
ド電極８とｎ型エミッタ層４との間の電気的接触面積が
大きいという利点があるが、図７のＩＧＴ単位セル１０
５では、カソード電極８とゲート電極７との間の容量が
特に低くなるという利点がある。図１に示した電極体１
５，１７や歪緩衝板１４，１６は、この第５の実施例の
単位セル１０５にも使用可能である。
【０１１３】このＩＧＴ単位セル１０５は第３の実施例
の単位セル１０３（図６）の製造工程においてカソード
電極８のパターニング幅を狭くすることによって製造で
きる。
の単位セル１０３（図６）の製造工程においてカソード
電極８のパターニング幅を狭くすることによって製造で
きる。
【０１１４】＜Ｆ．他の適用例＞加圧接触型の各実施例
においてはアノード側歪緩衝板１６はアノード電極１０
と一体化されていてもよい。また、加圧接触型として説
明された実施例もワイアボンド形式のＩＧＴとして変形
利用することが可能である。
においてはアノード側歪緩衝板１６はアノード電極１０
と一体化されていてもよい。また、加圧接触型として説
明された実施例もワイアボンド形式のＩＧＴとして変形
利用することが可能である。
【０１１５】以上述べた実施例においては、ＩＧＴを例
に取って説明したが、他のＭＯＳ型半導体装置、たとえ
ばＭＯＳＦＥＴ、ＭＣＴ等のＭＯＳゲート構造を有する
半導体装置に対しても本発明が適用される。
に取って説明したが、他のＭＯＳ型半導体装置、たとえ
ばＭＯＳＦＥＴ、ＭＣＴ等のＭＯＳゲート構造を有する
半導体装置に対しても本発明が適用される。
【０１１６】ＭＯＳＦＥＴの場合にはｐ型エミッタ層１
が存在しないか、またはｐ型エミッタ層１のかわりにｎ
＋ 型層が設けられる。また、ＭＣＴの場合にはｎ＋
型層の上にｐ− 型層を形成した二層構造がｐ型層１の
かわりに設けられる。
が存在しないか、またはｐ型エミッタ層１のかわりにｎ
＋ 型層が設けられる。また、ＭＣＴの場合にはｎ＋
型層の上にｐ− 型層を形成した二層構造がｐ型層１の
かわりに設けられる。
【０１１７】
【発明の効果】以上に説明した様に、この発明では以下
の効果がある。
の効果がある。
【０１１８】＜第１の構成の装置の効果＞第１の構成の
ＭＯＳ型半導体装置では、第１の主電極層のうち第２半
導体層の第１の部分の上に存在する部分は高い位置に存
在するため、外部電極を第１の主電極層に加圧接触させ
ても、制御電極及びこれを覆う絶縁層へは圧力はかから
ない。このため、制御電極及びこれを覆う絶縁層の変形
や破損が防止される（第１の目的に対応）。
ＭＯＳ型半導体装置では、第１の主電極層のうち第２半
導体層の第１の部分の上に存在する部分は高い位置に存
在するため、外部電極を第１の主電極層に加圧接触させ
ても、制御電極及びこれを覆う絶縁層へは圧力はかから
ない。このため、制御電極及びこれを覆う絶縁層の変形
や破損が防止される（第１の目的に対応）。
【０１１９】＜第２の構成の装置の効果＞第２の構成の
ＭＯＳ型半導体装置では、第１の主電極層は、制御電極
を覆う絶縁層からほとんどまたは全く分離されているた
め、第１の主電極層と制御電極との間の容量は著しく低
減される。このため、ＭＯＳ型半導体装置の入力容量を
小さくしてスイッチング特性を改善できる（第２の目的
に対応）。
ＭＯＳ型半導体装置では、第１の主電極層は、制御電極
を覆う絶縁層からほとんどまたは全く分離されているた
め、第１の主電極層と制御電極との間の容量は著しく低
減される。このため、ＭＯＳ型半導体装置の入力容量を
小さくしてスイッチング特性を改善できる（第２の目的
に対応）。
【０１２０】＜第３の構成の装置の効果＞第３の構成の
ＭＯＳ型半導体装置では第１の主電極層と制御電極を覆
う絶縁層とを櫛形に形成し、それらを違いに入組んだ関
係で平面的に配置しているため、各単位セルの第１の主
電極層と制御電極とをそれぞれの外部電極に接続するこ
とが妨げられることなく、第１の主電極層と制御電極と
の間の容量を著しく低減させることができる。（第３の
目的に対応） ＜第４の構成の装置の効果＞第４の構成のＭＯＳ型半導
体装置では、第１の主電極が絶縁膜からほとんど、また
は全く分離されているのみならず、第１の主電極の表面
の高さが絶縁膜の表面の高さよりも高くなっている。こ
のため、第１の主電極層と制御電極との間の容量が著し
く低減されてスイッチング特性を改善できるとともに、
外部電極を第１の主電極層に加圧接触させても、制御電
極及びこれを覆う絶縁層に圧力はかからず、制御電極や
絶縁層の変形や破損が有効に防止される（第４の目的に
対応）。
ＭＯＳ型半導体装置では第１の主電極層と制御電極を覆
う絶縁層とを櫛形に形成し、それらを違いに入組んだ関
係で平面的に配置しているため、各単位セルの第１の主
電極層と制御電極とをそれぞれの外部電極に接続するこ
とが妨げられることなく、第１の主電極層と制御電極と
の間の容量を著しく低減させることができる。（第３の
目的に対応） ＜第４の構成の装置の効果＞第４の構成のＭＯＳ型半導
体装置では、第１の主電極が絶縁膜からほとんど、また
は全く分離されているのみならず、第１の主電極の表面
の高さが絶縁膜の表面の高さよりも高くなっている。こ
のため、第１の主電極層と制御電極との間の容量が著し
く低減されてスイッチング特性を改善できるとともに、
外部電極を第１の主電極層に加圧接触させても、制御電
極及びこれを覆う絶縁層に圧力はかからず、制御電極や
絶縁層の変形や破損が有効に防止される（第４の目的に
対応）。
【０１２１】＜第５の構成の装置の効果＞第５の構成の
ＭＯＳ型半導体装置では、上記第４の構成において第１
の主電極の表面の高さを絶縁膜の表面の高さよりも高く
するために、第１の主電極層の下に存在する半導体構造
の高さを高くしている。このため、第１の主電極層自身
を特に厚くすることなく、上記第４の構成による効果を
得ることができる（同じく第４の目的に対応）。
ＭＯＳ型半導体装置では、上記第４の構成において第１
の主電極の表面の高さを絶縁膜の表面の高さよりも高く
するために、第１の主電極層の下に存在する半導体構造
の高さを高くしている。このため、第１の主電極層自身
を特に厚くすることなく、上記第４の構成による効果を
得ることができる（同じく第４の目的に対応）。
【０１２２】＜第６の構成の装置の効果＞第６の構成の
ＭＯＳ型半導体装置では第１の外部主電極と第２の主電
極層の間に歪緩衝板を設けているため、半導体材料と第
１の外部主電極の材料とのそれぞれにおける熱膨脹率の
相違に起因して制御電極や絶縁層に加わる横方向の応力
が緩和される。このため、制御電極や絶縁層の変形や破
損が特に有効に防止される（第３の目的に対応）。
ＭＯＳ型半導体装置では第１の外部主電極と第２の主電
極層の間に歪緩衝板を設けているため、半導体材料と第
１の外部主電極の材料とのそれぞれにおける熱膨脹率の
相違に起因して制御電極や絶縁層に加わる横方向の応力
が緩和される。このため、制御電極や絶縁層の変形や破
損が特に有効に防止される（第３の目的に対応）。
【０１２３】＜第１〜第３の製造方法の効果＞また、こ
の発明の製造方法では、上記のような利点を有する各Ｍ
ＯＳ半導体装置を得ることができる（第５の目的に対応
）。
の発明の製造方法では、上記のような利点を有する各Ｍ
ＯＳ半導体装置を得ることができる（第５の目的に対応
）。
【図１】この発明の第１の実施例によるＩＧＴの単位セ
ルを示す断面図である。
ルを示す断面図である。
【図２】この発明の第２の実施例によるＩＧＴペレット
を示す断面斜視図である。
を示す断面斜視図である。
【図３】各半導体層の露出面上のエリアの説明図である
。
。
【図４】各半導体層の露出面上のエリアの説明図である
。
。
【図５】第２の実施例の変形例に相当するＩＧＴの単位
セルを示す断面図である。
セルを示す断面図である。
【図６】この発明の第３の実施例によるＩＧＴの単位セ
ルを示す断面図である。
ルを示す断面図である。
【図７】この発明の第４の実施例によるＩＧＴの単位セ
ルを示す断面図である。
ルを示す断面図である。
【図８】この発明の第５の実施例によるＩＧＴの単位セ
ルを示す断面図である。
ルを示す断面図である。
【図９】図１に示すＩＧＴの単位セルの製造工程を示す
断面図である。
断面図である。
【図１０】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１１】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１２】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１３】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１４】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１５】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１６】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１７】図１に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１８】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図１９】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２０】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２１】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２２】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２３】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２４】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２５】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２６】図２に示すＩＧＴの単位セルの製造工程を示
す断面図である。
す断面図である。
【図２７】図５に示すＩＧＴの単位セルの製造工程の一
部を示す断面図である。
部を示す断面図である。
【図２８】従来のＩＧＴの単位セルを示す平面図及び断
面図である。
面図である。
【図２９】従来のＩＧＴのペレットを示す断面斜視図で
ある。
ある。
【図３０】ＩＧＴのターンオン動作におけるゲート電極
の電位の時間的変化を示すグラフである。
の電位の時間的変化を示すグラフである。
【図３１】従来のＩＧＴを加圧接触構造とした場合の断
面図である。
面図である。
【図３２】従来のＩＧＴの単位セルのゲート電極の近傍
の拡大図である。
の拡大図である。
１ ｐ型エミッタ層
２ ｎ型ベース層
３ ｐ型ベース層
４ ｎ型エミッタ層
４ａ 第１の領域
４ｂ 第２の領域
５ カソード面
５ａ 後退面
６ ゲート酸化膜
７ ゲート電極
８ カソード電極
９ アノード面
１０ アノード電極
１４ カソード歪緩衝板
１５ カソード電極体
１６ アノード歪緩衝板
１７ アノード電極体
３０ 突出部分
ＳＢ 半導体基体
Claims (9)
- 【請求項１】 ＭＯＳ型半導体装置であって、（ａ）
第１導電型の第１半導体層と、（ｂ） 前記
第１半導体層の上主面に選択的に形成され、（ｂ−１）
前記第１半導体層の前記上主面の高さよりも高い
位置にまで突出して選択的に露出する第１の部分と、（
ｂ−２） 前記第１の部分の周囲を取巻いて選択的
に露出する第２の部分とを有する第２導電型の第２半導
体層と、（ｃ） 前記第２半導体層の表面部分に選
択的に形成されて、前記第２半導体層の前記第１と第２
の部分において前記第２半導体層の表面にそれぞれ露出
した第１と第２の領域を有する第１導電型の第３半導体
層と、（ｄ） 前記第１半導体層と、前記第２半導体層
の前記第２の部分と、前記第３半導体層の前記第２の領
域との上にまたがって形成された絶縁膜と、（ｅ）
前記絶縁膜の中に設けられた制御電極と、（ｆ）
少なくとも前記第２半導体層の前記第１の部分と前記
第３半導体層の前記第１の領域との上にまたがって設け
られた第１の主電極層と、（ｇ） 前記第１半導体
層の下主面に電気的に接触する第２の主電極層と、を備
えるＭＯＳ型半導体装置。 - 【請求項２】 ＭＯＳ型半導体装置であって、（ａ）
第１導電型の第１半導体層と、（ｂ） 前記
第１半導体層の上主面に選択的に形成されて、前記第１
半導体層の前記上主面に選択的に露出する第２導電型の
第２半導体層と、（ｃ） 前記第２半導体層の表面
部分に選択的に形成されて、前記第２半導体層の表面の
一部に露出した第３半導体層と、（ｄ） 前記第１
から第３の半導体層のそれぞれの露出面の第１のエリア
を覆う絶縁膜と、（ｅ） 前記絶縁膜の中に設けら
れた制御電極と、（ｆ） 前記第２と第３の半導体
層のそれぞれの露出面のうちそれぞれの前記第１のエリ
アに対して空間的に分離されたそれぞれの第２のエリア
のみ、または前記それぞれの第２のエリアと前記絶縁膜
の一部のみを覆う第１の主電極層と、（ｇ） 前記
第１半導体層の下主面に電気的に接触する第２の主電極
層と、を備えるＭＯＳ型半導体装置。 - 【請求項３】 第１導電型の第１半導体層の上主面に
配列した複数のＭＯＳ単位セル構造を備えるＭＯＳ型半
導体装置であって、前記複数のＭＯＳ単位セル構造のそ
れぞれは、（ａ） 前記第１半導体層の前記上主面
に選択的に露出する第２導電型の第２半導体層と、（ｂ
） 前記第２半導体層の表面部分に選択的に形成さ
れて、各第２半導体層の表面の一部に露出した複数の第
３半導体層と、（ｃ） 前記第１から第３の半導体
層のそれぞれの露出面の第１のエリアを覆う絶縁膜と、
（ｄ） 前記絶縁膜の中に設けられた制御電極と、
（ｅ） 前記第２と第３の半導体層のそれぞれの露
出面のうちそれぞれの前記第１のエリアに対して空間的
に分離された第２のエリアを覆う第１の主電極層と、（
ｆ） 前記第１半導体層の下主面に電気的に接触す
る第２の主電極層と、を備え、前記複数のＭＯＳ単位セ
ル構造のそれぞれにおける前記第１の主電極層は、前記
複数のＭＯＳ単位セル構造の配列の上に形成された櫛形
の第１の主電極パタ−ンの歯部分のひとつとなっており
、前記複数のＭＯＳ単位セル構造のそれぞれにおける前
記絶縁膜は、前記複数のＭＯＳ単位セル構造の配列の上
に形成された櫛形の絶縁膜パタ−ンの歯部分のひとつと
なっており、前記第１の主電極パタ−ンの歯部分と前記
絶縁膜パタ−ン歯部分とが互いに平面的に入り組んだ関
係で配列されていることを特徴とするＭＯＳ型半導体装
置。 - 【請求項４】（ａ） 第１導電型の第１半導体層と
、（ｂ） 前記第１半導体層の上主面に選択的に形
成されて、前記第１半導体層の前記上主面に選択的に露
出する第２導電型の第２半導体層と、（ｃ） 前記
第２半導体層の表面部分に選択的に形成されて、前記第
２半導体層の表面の一部に露出した第３半導体層と、（
ｄ） 前記第１から第３の半導体層のそれぞれの露
出面の第１のエリアを覆う絶縁膜と、（ｅ） 前記
絶縁膜の中に設けられた制御電極と、（ｆ） 前記
第１と第２の半導体層のそれぞれの露出面のうちそれぞ
れの前記第１のエリアと空間的に分離された第２のエリ
アのみ、または前記第２のエリアと前記絶縁膜の一部の
みを覆う第１の主電極層と、（ｇ） 前記第１半導
体層の下主面に電気的に接触する第２の主電極層と、を
備え、前記第２のエリアを覆う前記第１の主電極層の表
面は、前記絶縁膜の表面よりも高い部分を有することを
特徴とするＭＯＳ型半導体装置。 - 【請求項５】請求項４のＭＯＳ型半導体装置において、
前記第２半導体層と前記第３半導体層とのそれぞれは、
前記第１半導体層の前記上主面の高さよりも高い位置に
まで突出した突出部分を有し、前記第２の半導体層の前
記第２のエリアの少くとも一部と前記第３の半導体層の
前記第２のエリアとは、前記突出部分の上に存在するこ
とを特徴とするＭＯＳ型半導体装置。 - 【請求項６】 請求項１，４または５に記載のＭＯＳ
型半導体装置であって、さらに、前記第１の主電極の上
面上に配置された第１の外部主電極と、前記第２の主電
極の下面上に配置された第２の外部主電極と、前記第１
から第３の半導体層を形成する半導体材料の第１の熱膨
脹率と、前記第１の外部主電極を形成する材料の第２の
熱膨脹率との間の熱膨脹率を有し、前記第１の主電極と
前記第１の外部主電極との間に挿入された歪緩衝板と、
を備えることを特徴とするＭＯＳ型半導体装置。 - 【請求項７】 ＭＯＳ型半導体装置の製造方法であっ
て、（ａ） 第１導電型の第１半導体層の上主面に
選択的に第２導電型の第２半導体層の第１の部分を形成
する工程と、（ｂ） 前記上主面側において前記第
１半導体層を選択的にエッチングして取除き、それによ
って、前記第１半導体層の前記上主面を、前記第２半導
体層の前記第１の部分の高さよりも低い高さを有する後
退面に加工する工程と、（ｃ） 前記後退面の上に
選択的に第１絶縁膜を形成する工程と、（ｄ） 前
記第１絶縁膜の上に制御電極層を形成する工程と、（ｅ
） 前記制御電極層をマスクとして前記第１半導体
層に選択的に不純物を導入することにより、前記第２半
導体層の前記第１の部分と連続する前記第２半導体層の
第２の部分を前記後退面の下に選択的に形成する工程と
、（ｆ） 前記第２半導体層の前記第１と第２の部
分に選択的に不純物を導入することにより、前記第２半
導体層の前記第１と第２の部分の中にまたがって存在す
る第１導電型の第３半導体層を形成する工程と、（ｇ）
前記制御電極層を第２絶縁膜で覆う工程と、（ｈ
） 前記工程（ａ） から工程（ｇ）までによって
得られた構造の上面全面に第１主電極層を形成する工程
と、（ｉ） 前記第１半導体層の下主面に電気的に
接触する第２主電極層を形成する工程と、を備えるＭＯ
Ｓ型半導体装置の製造方法。 - 【請求項８】 ＭＯＳ型半導体装置の製造方法であっ
て、（ａ） 第１導電型の第１半導体層の上主面に
選択的に第２導電型の第２半導体層の第１の部分を形成
する工程と、（ｂ） 前記第１の半導体層の露出面
を選択的に覆う第１絶縁膜を形成する工程と、（ｃ）
前記第１絶縁膜の上に制御電極層を形成する工程と
、（ｄ） 前記制御電極層をマスクとして前記第１
半導体層と前記第２半導体層の前記第１の部分とに選択
的に不純物を導入することにより、前記第１半導体層の
前記上主面に平行な方向において前記第２半導体層の前
記第１の部分に連続する前記第２半導体層の第２の部分
を、前記第１半導体層の中に選択的に形成する工程と、
（ｅ） 前記第２の半導体層の前記第１の部分の露
出面を選択的に覆うマスク層を形成する工程と、（ｆ）
前記制御電極層と前記マスク層とをマスクとして
前記第２半導体層に選択的に不純物を導入することによ
り、前記第２半導体層の前記第１と第２の部分中に選択
的に第１導電型の第３半導体層を形成する工程と、（ｇ
） 前記マスク層を除去する工程と、（ｈ）
前記制御電極層を第２絶縁膜で覆う工程と、（ｉ）
前記工程（ａ） から工程（ｈ） までによって得ら
れた構造の上面全面に第１主電極層を形成する工程と、
（ｊ） 前記第１半導体層の下主面に電気的に接触
する第２主電極層を形成する工程と、（ｋ） 前記
第１主電極層の各部分のうち少なくとも前記第２絶縁膜
の上に存在する部分を選択的にエッチングすることによ
り、前記第１主電極層をパターニングする工程と、を備
えるＭＯＳ型半導体装置の製造方法。 - 【請求項９】 請求項７のＭＯＳ型半導体装置の製造
方法であって、さらに、（ｊ） 前記第１主電極層
の各部分のうち少くとも前記第２絶縁膜の上に存在する
部分を選択的にエッチングすることにより、前記第１主
電極層をパターニングする工程、を備えるＭＯＳ型半導
体装置の製造方法。
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