JPH0640580B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0640580B2 JPH0640580B2 JP60053855A JP5385585A JPH0640580B2 JP H0640580 B2 JPH0640580 B2 JP H0640580B2 JP 60053855 A JP60053855 A JP 60053855A JP 5385585 A JP5385585 A JP 5385585A JP H0640580 B2 JPH0640580 B2 JP H0640580B2
- Authority
- JP
- Japan
- Prior art keywords
- strip
- gto
- shaped
- gate
- outermost layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、制御電流により主電流の導通、非導通を制御
できるゲートターンオフ（以下、GTO と略記する）サイ
リスタあるいはトランジスタ（以下、TRS と略記する）
の如き半導体装置に係り、特に、最大しゃ断電流を大き
くするための接合構造を備えた半導体装置に関するもの
である。
できるゲートターンオフ（以下、GTO と略記する）サイ
リスタあるいはトランジスタ（以下、TRS と略記する）
の如き半導体装置に係り、特に、最大しゃ断電流を大き
くするための接合構造を備えた半導体装置に関するもの
である。
大容量のGTO サイリスタやTRS は、エミッタ層を、１個
以上のほぼ一定幅の細長い短冊状領域から成るものと
し、これに隣接するベース層と共に、半導体基体の一方
の主表面に露出せしめ、各短冊状領域には一方の主電極
が低抵抗接触され、また前記ベース層には、各短冊状領
域を実質的に取り囲むように、制御電極が低抵抗接触さ
れ、さらに半導体基体の他方の主表面には他方の主電極
が低抵抗接触され、各電極は夫々一対の主端子と制御端
子に接続された構成となっている。
以上のほぼ一定幅の細長い短冊状領域から成るものと
し、これに隣接するベース層と共に、半導体基体の一方
の主表面に露出せしめ、各短冊状領域には一方の主電極
が低抵抗接触され、また前記ベース層には、各短冊状領
域を実質的に取り囲むように、制御電極が低抵抗接触さ
れ、さらに半導体基体の他方の主表面には他方の主電極
が低抵抗接触され、各電極は夫々一対の主端子と制御端
子に接続された構成となっている。
「以下、GTO サイリスタを例に採って、その動作を詳細
に説明する。
に説明する。
上記構造を有するGTO サイリスタのターンオフ動作は、
良く知られているように、半導体基体の中に蓄積された
電子、正孔などの過剰キャリアを、負のゲート電流によ
って素早く外部に排除することで起る。
良く知られているように、半導体基体の中に蓄積された
電子、正孔などの過剰キャリアを、負のゲート電流によ
って素早く外部に排除することで起る。
そのため、GTO サイリスタでは、電流の導通領域からゲ
ート電流をできるだけ引き出し易くするために、上記の
ような、周囲をゲート電極で取り囲んだ、細長い短冊状
のカソードエミッタ層（以下、単位GTO と略記）構造を
採用し、これを電流容量に応じて半導体基体に多数並置
した構造が従来から提案されている（特開５６−１３１
９５５号公報）。
ート電流をできるだけ引き出し易くするために、上記の
ような、周囲をゲート電極で取り囲んだ、細長い短冊状
のカソードエミッタ層（以下、単位GTO と略記）構造を
採用し、これを電流容量に応じて半導体基体に多数並置
した構造が従来から提案されている（特開５６−１３１
９５５号公報）。
前記のような従来の構造では、各単位GTO が同時にター
ンオフ動作をすれば、明らかなように、電流しゃ断容量
は単位GTO の数に比例して増大させることができる。
ンオフ動作をすれば、明らかなように、電流しゃ断容量
は単位GTO の数に比例して増大させることができる。
しかしながら、ゲート電極リード部に近いところに配置
された単位GTO と、これから離れたところに配置された
ものとでは、ゲート電極の過剰キャリア引き出し抵抗の
差により、ゲート電流に差異を生ずるので、全ての単位
GTO を同時にターンオフ動作させるのは非常にむづかし
い。
された単位GTO と、これから離れたところに配置された
ものとでは、ゲート電極の過剰キャリア引き出し抵抗の
差により、ゲート電流に差異を生ずるので、全ての単位
GTO を同時にターンオフ動作させるのは非常にむづかし
い。
特に、ターンオフ動作時には、動作の遅れている単位GT
O に、早くターンオフ動作した単位GTO から電流が移っ
てくるので、動作の遅れた単位GTO は、なお一層ターン
オフしづらくなり、最後には、ターンオフできなくなっ
て熱破壊するという問題があった。
O に、早くターンオフ動作した単位GTO から電流が移っ
てくるので、動作の遅れた単位GTO は、なお一層ターン
オフしづらくなり、最後には、ターンオフできなくなっ
て熱破壊するという問題があった。
このようなターンオフ失敗は、より大口径の半導体基体
を用い、単位GTO がより多重配列になる程顕著であっ
た。このような問題の解決法として、特開昭５９−１６
５４５７号公報に開示されたような半導体装置が提案さ
れた。
を用い、単位GTO がより多重配列になる程顕著であっ
た。このような問題の解決法として、特開昭５９−１６
５４５７号公報に開示されたような半導体装置が提案さ
れた。
これは、短冊状をなし、その幅方向の両側にゲート電極
が対向配置されたエミッタ層の、幅方向一方側に対向す
るゲート電極を、他方側に対向するゲート電極と直接導
電接続することはせず、ベース層の高抵抗を介して、前
記一方側のゲート電極および／またはゲートリード接続
部と電気的に接続させて、フロートゲート電極とした構
造である。
が対向配置されたエミッタ層の、幅方向一方側に対向す
るゲート電極を、他方側に対向するゲート電極と直接導
電接続することはせず、ベース層の高抵抗を介して、前
記一方側のゲート電極および／またはゲートリード接続
部と電気的に接続させて、フロートゲート電極とした構
造である。
このようなフロートゲート電極構造によれば、ターンオ
フ動作の初期においては、ベース層による抵抗の影響に
より、半導体基体内の過剰キャリアは、エミッタ層の幅
方向の両側に対向するゲート電極からアンバランスに引
抜かれる。
フ動作の初期においては、ベース層による抵抗の影響に
より、半導体基体内の過剰キャリアは、エミッタ層の幅
方向の両側に対向するゲート電極からアンバランスに引
抜かれる。
しかし、ターンオフ動作の末期においては、キャリアを
前記他方側に偏倚させておいて、両側のゲート電極か
ら、ほゞ均等に引抜くことができるので、各単位GTO に
おける最大しゃ断電流を増大することができた。
前記他方側に偏倚させておいて、両側のゲート電極か
ら、ほゞ均等に引抜くことができるので、各単位GTO に
おける最大しゃ断電流を増大することができた。
しかし、この構造においても、単位GTO 相互間のターン
オフ動作タイミングを均一にすることが難しく、特に、
円板状の半導体基体を用い、短冊状のエミッタ層および
ゲート電極を有する単位GTO を放射状に、かつ同心円状
に多重配列したGTO サイリスタやTRS では、単位GTO の
個数を増やしても、その割には最大しゃ断電流の増大が
達成できないという問題があった。
オフ動作タイミングを均一にすることが難しく、特に、
円板状の半導体基体を用い、短冊状のエミッタ層および
ゲート電極を有する単位GTO を放射状に、かつ同心円状
に多重配列したGTO サイリスタやTRS では、単位GTO の
個数を増やしても、その割には最大しゃ断電流の増大が
達成できないという問題があった。
従って、本発明の目的は、電流しゃ断時の制御端子から
の電流引き抜き効果および単位GTO 相互間のターンオフ
動作タイミングの均一性を改善し、最大しゃ断電流を増
大することができる、大電力用の半導体装置を提供する
ことにある。
の電流引き抜き効果および単位GTO 相互間のターンオフ
動作タイミングの均一性を改善し、最大しゃ断電流を増
大することができる、大電力用の半導体装置を提供する
ことにある。
本発明の特徴とするところは、半導体基体の１対の主表
面間に、交互に、導電型を異にする、少なくとも３つの
半導体層が順次積層され、一方の最外層は、短冊状領域
に分割され、かつ互いに分離されて一方の主表面に露出
し、前記最外層に隣接する一方の中間層は、前記短冊状
領域を取り囲むように、一方の主表面に露出し、短冊状
の各一方最外層及び他方の最外層には、それぞれ主電極
が低抵抗接触し、前記一方の中間層には制御電極が低抵
抗接触し、短冊状の各一方最外層は、制御電極のリード
接続部に対して多重配列されている半導体装置におい
て、前記リード接続部に対して最離重配列された、短冊
状の各一方最外層の、幅方向の一方側に対向する制御電
極部分は、前記幅方向の他方側に対向する制御電極部分
より高インピーダンスをもって、リード接続部と電気的
に接続され、さらに、前記各一方最外層の幅方向の一方
側に対向する制御電極部分は、相互に導電接続手段によ
って接続し、これによって最大しゃ断電流を増大させた
点にある。
面間に、交互に、導電型を異にする、少なくとも３つの
半導体層が順次積層され、一方の最外層は、短冊状領域
に分割され、かつ互いに分離されて一方の主表面に露出
し、前記最外層に隣接する一方の中間層は、前記短冊状
領域を取り囲むように、一方の主表面に露出し、短冊状
の各一方最外層及び他方の最外層には、それぞれ主電極
が低抵抗接触し、前記一方の中間層には制御電極が低抵
抗接触し、短冊状の各一方最外層は、制御電極のリード
接続部に対して多重配列されている半導体装置におい
て、前記リード接続部に対して最離重配列された、短冊
状の各一方最外層の、幅方向の一方側に対向する制御電
極部分は、前記幅方向の他方側に対向する制御電極部分
より高インピーダンスをもって、リード接続部と電気的
に接続され、さらに、前記各一方最外層の幅方向の一方
側に対向する制御電極部分は、相互に導電接続手段によ
って接続し、これによって最大しゃ断電流を増大させた
点にある。
以下、本発明をGTO サイリスタに適用した場合の一実施
例を、添付の図面を参照して説明する。
例を、添付の図面を参照して説明する。
第１図および第３図は、本発明の各々異なる実施例であ
るGTO サイリスタの半導体基体１のカソード側平面パタ
ーンを四半分して示す平面図である。第１図は、ゲート
接続部C1を半導体基体の中心に設けた、いわゆるセンタ
ーゲート構造の例であり、第３図は、ゲート接続部C2を
リング状に、かつ多重同心円状に配列された単位GTO 配
列の中間に設けた、いわば中間リングゲート構造の例を
示している。
るGTO サイリスタの半導体基体１のカソード側平面パタ
ーンを四半分して示す平面図である。第１図は、ゲート
接続部C1を半導体基体の中心に設けた、いわゆるセンタ
ーゲート構造の例であり、第３図は、ゲート接続部C2を
リング状に、かつ多重同心円状に配列された単位GTO 配
列の中間に設けた、いわば中間リングゲート構造の例を
示している。
また、第２図(a)および(b)は、それぞれ第１図のＡ−
Ａ，Ｂ−Ｂ線に沿う拡大断面図であり、第４図(a)およ
び(b)はそれぞれ第３図のＣ−Ｃ，Ｄ−Ｄ線に沿う断面
図である。
Ａ，Ｂ−Ｂ線に沿う拡大断面図であり、第４図(a)およ
び(b)はそれぞれ第３図のＣ−Ｃ，Ｄ−Ｄ線に沿う断面
図である。
当業者には周知であり、また第２図および第４図の断面
図から分るように、半導体基体１の内部にはｐエミッタ
層１１、ｎベース層１２、ｐベース層１３およびｎエミ
ッタ層１４が形成され、前記各層間にはサイリスタ動作
をするのに必要なpn接合が形成されている。
図から分るように、半導体基体１の内部にはｐエミッタ
層１１、ｎベース層１２、ｐベース層１３およびｎエミ
ッタ層１４が形成され、前記各層間にはサイリスタ動作
をするのに必要なpn接合が形成されている。
そして、ｐエミッタ層１１にはアノード電極２０が、ｎ
エミッタ層１４にはカソード電極２が、またｐベース層
１３にはゲート電極３がそれぞれ導電接続されている。
エミッタ層１４にはカソード電極２が、またｐベース層
１３にはゲート電極３がそれぞれ導電接続されている。
また、第１図および第３図に明示されるように、半導体
基体１のカソード側主表面には、カソード電極２をとり
囲むようにゲート電極３が形成された、短冊状の単位GT
O １−１が、それぞれリング状に多数個並列に配置され
ている。
基体１のカソード側主表面には、カソード電極２をとり
囲むようにゲート電極３が形成された、短冊状の単位GT
O １−１が、それぞれリング状に多数個並列に配置され
ている。
ゲート接続部C1及びC2より最も遠いリング状配列（本明
細書では、最離重配列という）には、通常の単位GTO と
は異なるフロートゲート単位GTO１−２及び１−２ａで
構成されており、さらにフロートゲート電極３−１が互
いに電気的に接続されており、この点が本発明の主要な
特徴点である。
細書では、最離重配列という）には、通常の単位GTO と
は異なるフロートゲート単位GTO１−２及び１−２ａで
構成されており、さらにフロートゲート電極３−１が互
いに電気的に接続されており、この点が本発明の主要な
特徴点である。
第５図は第１図および第３図のゲート接続部C1及びC2よ
り最も遠い位置−すなわち、半導体基体１の外周縁に配
置したフロートゲート単位GTO１−２及びその周辺の一
部拡大平面図を示している。
り最も遠い位置−すなわち、半導体基体１の外周縁に配
置したフロートゲート単位GTO１−２及びその周辺の一
部拡大平面図を示している。
また第６図(a)(b)は、第５図のＥ−Ｅ及びＦ−Ｆ線にそ
う断面図をそれぞれ示している。すなわち、第６図(a)
は主ゲート電極３と短冊状のフロートゲート電極３−１
（カソード電極２の間に延び出している部分）の長手方
向の断面図であり、第６図(b)は、主ゲート電極３と短
冊状カソード電極部２及びベース抵抗領域３−２、連結
フロートゲート電極３−１−１の、同様な長手方向の断
面図である。
う断面図をそれぞれ示している。すなわち、第６図(a)
は主ゲート電極３と短冊状のフロートゲート電極３−１
（カソード電極２の間に延び出している部分）の長手方
向の断面図であり、第６図(b)は、主ゲート電極３と短
冊状カソード電極部２及びベース抵抗領域３−２、連結
フロートゲート電極３−１−１の、同様な長手方向の断
面図である。
それぞれの短冊状カソード電極２は、その幅方向の両側
を、主ゲート電極３とフロートゲート電極３−１とによ
って挾まれている。
を、主ゲート電極３とフロートゲート電極３−１とによ
って挾まれている。
さらに、それぞれのフロートゲート電極３−１の内側端
は、第６図(a)に良く示されるように、ｐベース抵抗領
域３−２i（第５図においては斜線をつけて示す）を介
して、主ゲート電極３と連結され、一方、その外側端は
連結フロートゲート電極３−１−１によって相互に導電
接続される。これにより、すべてのフロートゲート電極
３−１は実質上等電位を維持することができる。
は、第６図(a)に良く示されるように、ｐベース抵抗領
域３−２i（第５図においては斜線をつけて示す）を介
して、主ゲート電極３と連結され、一方、その外側端は
連結フロートゲート電極３−１−１によって相互に導電
接続される。これにより、すべてのフロートゲート電極
３−１は実質上等電位を維持することができる。
短冊状カソード電極２が導電接続されたｎエミッタ層１
４の外側周縁は、第６図(b)に良く示されるように、ｐ
ベース層１３に形成されたｐベース抵抗領域３−２
p（第５図においては、斜線をつけて示す）を介して、
連結フロートゲート電極３−１−１に接続される。
４の外側周縁は、第６図(b)に良く示されるように、ｐ
ベース層１３に形成されたｐベース抵抗領域３−２
p（第５図においては、斜線をつけて示す）を介して、
連結フロートゲート電極３−１−１に接続される。
第６図(a)および(b)から分るように、図示の実施例で
は、フロートゲート電極３−１および連結フロートゲー
ト電極３−１−１は、ｐベース抵抗領域３−２ｐを介し
て主ゲート電極３と同一高さのｐベース層１３の表面に
形成される。
は、フロートゲート電極３−１および連結フロートゲー
ト電極３−１−１は、ｐベース抵抗領域３−２ｐを介し
て主ゲート電極３と同一高さのｐベース層１３の表面に
形成される。
そして、前記ｐベース抵抗領域３−２ｉおよび３−２ｐ
は、前記ｐベース層１３を幾分除去して薄くすることに
よって形成されている。さらに、ゲート耐圧の向上及び
ｐ−ベース抵抗領域３−２ｉおよび３−２ｐの保護のた
めに、半導体基体１の露出表面にはSiO2絶縁膜４が形成
されている。
は、前記ｐベース層１３を幾分除去して薄くすることに
よって形成されている。さらに、ゲート耐圧の向上及び
ｐ−ベース抵抗領域３−２ｉおよび３−２ｐの保護のた
めに、半導体基体１の露出表面にはSiO2絶縁膜４が形成
されている。
以上に図示し、かつ説明したような構造にすることによ
り、仮りに、第１図において、各単位GTO の同心円状多
重配列を、ゲート接続部C1に近い側から第一列、第二
列、第三列と呼ぶことにすると、通常のゲート単位GTO
をもって構成された第一列および第２列の各単位GTO
と、第三列の各フロートゲート単位GTO とでは、ゲート
電極抵抗の差の分だけ、ターンオフ動作速度に差が生じ
る。
り、仮りに、第１図において、各単位GTO の同心円状多
重配列を、ゲート接続部C1に近い側から第一列、第二
列、第三列と呼ぶことにすると、通常のゲート単位GTO
をもって構成された第一列および第２列の各単位GTO
と、第三列の各フロートゲート単位GTO とでは、ゲート
電極抵抗の差の分だけ、ターンオフ動作速度に差が生じ
る。
すなわち、第一列および第２列の各単位GTO はすみやか
にターンオフするが、それでも第一列の方が早いので、
しゃ断電流は第二列の方へ移転される。
にターンオフするが、それでも第一列の方が早いので、
しゃ断電流は第二列の方へ移転される。
一方、第三列のフロートゲート単位GTO のターンオフ動
作は、ゲート電極抵抗の差及びｐベース領域１３の抵抗
３−２ｉ，３−２ｐによるフロートゲート効果の両方に
より、第一列、第二列よりもさらに若干遅れる。このた
め、第一列の各単位GTO から第二列の各単位GTO に移転
されてきたしゃ断電流は、さらに第三列の各フロートゲ
ート単位GTO に移転する。
作は、ゲート電極抵抗の差及びｐベース領域１３の抵抗
３−２ｉ，３−２ｐによるフロートゲート効果の両方に
より、第一列、第二列よりもさらに若干遅れる。このた
め、第一列の各単位GTO から第二列の各単位GTO に移転
されてきたしゃ断電流は、さらに第三列の各フロートゲ
ート単位GTO に移転する。
そして、第三列の各フロートゲート単位GTO では、さき
に従来技術として、特開昭５９−１６５４５７号公報に
関して述べたところから明らかなように、ｐベース抵抗
領域３−２ｉの存在により、ターンオフ動作の末期にお
いて、キャリアを主ゲート電極３とフロートゲート電極
３−１の両方からほぼ均等に引抜くので、最大しゃ断電
流を増大することができる。
に従来技術として、特開昭５９−１６５４５７号公報に
関して述べたところから明らかなように、ｐベース抵抗
領域３−２ｉの存在により、ターンオフ動作の末期にお
いて、キャリアを主ゲート電極３とフロートゲート電極
３−１の両方からほぼ均等に引抜くので、最大しゃ断電
流を増大することができる。
この場合、主ゲート電極３と連結フロートゲート電極３
−１−１との間に介在するベース抵抗領域３−２ｐの値
を調整することにより、主ゲート電極３およびフロート
ゲート電極３−１からの電流引抜きバランスを改善する
ことができる。
−１−１との間に介在するベース抵抗領域３−２ｐの値
を調整することにより、主ゲート電極３およびフロート
ゲート電極３−１からの電流引抜きバランスを改善する
ことができる。
また、前記特開昭５９−１６５４５７号公報に開示した
カソード電極２とフロートゲート電極３−１間のインピ
ーダンス調整手法（蝕刻除去、反対導電型領域の形成、
間隔増大など）は、本発明にも適用し得るものである。
カソード電極２とフロートゲート電極３−１間のインピ
ーダンス調整手法（蝕刻除去、反対導電型領域の形成、
間隔増大など）は、本発明にも適用し得るものである。
さらに、本発明においては、第三列の各単位GTO を構成
するフロートゲート電極３−１が、それぞれ連結フロー
トゲート電極３−１−１によって連結されているので、
各フロートゲート単位GTO ２−１間のゲート電極間の電
位差は実質上零となる。
するフロートゲート電極３−１が、それぞれ連結フロー
トゲート電極３−１−１によって連結されているので、
各フロートゲート単位GTO ２−１間のゲート電極間の電
位差は実質上零となる。
このため、それぞれのフロートゲート単位GTOに移転
し、集合した末しゃ断の電流を均一に、かつ実質上同一
のタイミングでしゃ断でき、最大しゃ断電流を増大でき
る効果がある。
し、集合した末しゃ断の電流を均一に、かつ実質上同一
のタイミングでしゃ断でき、最大しゃ断電流を増大でき
る効果がある。
第１図に示すように、短冊状の単位GTO を配列し、第三
列も通常の単位GTO 構造とした従来のGTO サイリスタで
は、耐圧が２．５ＫＶ、最大しゃ断電流が１２００Ａで
あったが、本実施例にしたがって、すべてのフロートゲ
ート電極を導電接続したフロートゲート単位GTO を最外
周に配置したGTO サイリスタでは、耐圧および半導体基
体１の寸法を同じにした場合、最大しゃ断電流は２２０
０Ａと約２倍に向上した。
列も通常の単位GTO 構造とした従来のGTO サイリスタで
は、耐圧が２．５ＫＶ、最大しゃ断電流が１２００Ａで
あったが、本実施例にしたがって、すべてのフロートゲ
ート電極を導電接続したフロートゲート単位GTO を最外
周に配置したGTO サイリスタでは、耐圧および半導体基
体１の寸法を同じにした場合、最大しゃ断電流は２２０
０Ａと約２倍に向上した。
第７図は、第３図において、リング状ゲート接続部C2か
ら最も遠い位置−すなわち、半導体基体１のほぼ中央部
に配置された、最離重配列のフロートゲート単位GTO １
−２ａ、およびその周辺の一部拡大平面図である。
ら最も遠い位置−すなわち、半導体基体１のほぼ中央部
に配置された、最離重配列のフロートゲート単位GTO １
−２ａ、およびその周辺の一部拡大平面図である。
同図において、第５図と同一の符号は、同一または同等
部分をあらわしている。なお、この場合の断面構造は、
第６図(a)および(b)の実質上同じであるので、その図示
および説明は省略する。
部分をあらわしている。なお、この場合の断面構造は、
第６図(a)および(b)の実質上同じであるので、その図示
および説明は省略する。
ターンオフ動作時には、第３図において、リング状ゲー
ト接続部C2から内側に向って、第一列、第二列、第三列
と電流が移転し、第四列目のフロートゲート単位GTO １
−２ａで、ほぼ同時に、かつ均一に電流しゃ断が行なわ
れる。
ト接続部C2から内側に向って、第一列、第二列、第三列
と電流が移転し、第四列目のフロートゲート単位GTO １
−２ａで、ほぼ同時に、かつ均一に電流しゃ断が行なわ
れる。
一方、前記リング状ゲート接続部C2の外側領域では、第
１図に関して前述したのと同様に、前記リング状ゲート
接続部C2から外側に向って、第一列、第二列と電流が移
転し、第三列のフロートゲート単位GTO １−２で、ほぼ
同時に、かつ均一に電流しゃ断が行なわれる。
１図に関して前述したのと同様に、前記リング状ゲート
接続部C2から外側に向って、第一列、第二列と電流が移
転し、第三列のフロートゲート単位GTO １−２で、ほぼ
同時に、かつ均一に電流しゃ断が行なわれる。
したがって、第３図の実施例によれば、ターンオフ動作
末期において、電流しゃ断に寄与するフロートゲート単
位GTO の個数がより一層増加し、最大しゃ断電流をより
一層増大することができる。
末期において、電流しゃ断に寄与するフロートゲート単
位GTO の個数がより一層増加し、最大しゃ断電流をより
一層増大することができる。
第３図に示すように、短冊状の単位GTO を多重に配列
し、第三列も通常の単位GTO 構造とした従来のGTO サイ
リスタでは、耐圧が４．５ＫＶ、最大しゃ断電流２００
０Ａであったものが、本実施例にしたがって、半導体基
体の最外周および中心部にフロートゲート単位GTO を配
置し、それぞれのフロートゲート電極を導電接続したGT
O サイリスタでは、耐圧および半導体基体の寸法を同じ
にした場合、最大しゃ断電流が２５００Ａに向上した。
し、第三列も通常の単位GTO 構造とした従来のGTO サイ
リスタでは、耐圧が４．５ＫＶ、最大しゃ断電流２００
０Ａであったものが、本実施例にしたがって、半導体基
体の最外周および中心部にフロートゲート単位GTO を配
置し、それぞれのフロートゲート電極を導電接続したGT
O サイリスタでは、耐圧および半導体基体の寸法を同じ
にした場合、最大しゃ断電流が２５００Ａに向上した。
なお、TRS については実施例を挙げなかったが、第２図
や第４図のｎベース層１２をｎ型コレクタ層に対応させ
れば良いことは明らかである。またゲートリード接続部
を多重中間リングゲート構造としたGTO サイリスタやNT
RSにおいても、それぞれのリード接続部から遠い列の単
位GTO に、本発明の連結フロートゲート単位GTO を適用
すれば、同様の作用効果を得ることができる。
や第４図のｎベース層１２をｎ型コレクタ層に対応させ
れば良いことは明らかである。またゲートリード接続部
を多重中間リングゲート構造としたGTO サイリスタやNT
RSにおいても、それぞれのリード接続部から遠い列の単
位GTO に、本発明の連結フロートゲート単位GTO を適用
すれば、同様の作用効果を得ることができる。
さらに、前述の特開昭５９−１６５４５７号公報に開示
したような角形の半導体基体を用いる場合においても、
フロートゲート電極同士を導電接続する手段を講ずるこ
とによって、同様の作用効果が達成される。
したような角形の半導体基体を用いる場合においても、
フロートゲート電極同士を導電接続する手段を講ずるこ
とによって、同様の作用効果が達成される。
以上に説明したように、本発明によれば、電流しゃ断時
の制御端子からの電流引き抜き効果を改善し、最大しゃ
断電流を向上させた、GTOサイリスタやTRS などの半導
体装置を得ることができる。
の制御端子からの電流引き抜き効果を改善し、最大しゃ
断電流を向上させた、GTOサイリスタやTRS などの半導
体装置を得ることができる。
第１図および第３図は、それぞれ本発明の異なる実施例
に係るＧＴＯサイリスタの半導体基体の四半分のカソー
ド側平面パターンを示す平面図、第２図(a)(b)は第１図
のＡ−Ａ切断線およびＢ−Ｂ切断線に沿う断面図、第４
図(a)(b)は、第２図のＣ−Ｃ切断線およびＤ−Ｄ切断線
に沿う断面図、第５図は第１図および第３図において半
導体基体の外周縁に配置されたフロートゲート単位ＧＴ
Ｏおよびその周辺の一部拡大平面図、第６図(a)(b)は、
第５図のＥ−Ｅ切断線及び、Ｆ−Ｆ切断線に沿った断面
図、第７図は第３図において半導体基体の中心部に配置
されたフロートゲート単位ＧＴＯおよびその周辺の一部
拡大平面図である。 １……半導体基体、１−１……単位ＧＴＯ、２……カソ
ード電極、１−２，１−２ａ……フロートゲート単位Ｇ
ＴＯ、Ｃ1，Ｃ2……ゲート接続部、３……主ゲート電
極、３−１……フロートゲート電極、３−１−１……連
結フロートゲート電極、３−２ｉ，３−２ｐ……ベース
抵抗領域、１１……ｐエミッタ層、１２……ｎベース
層、１３……ｐベース層、１４……ｎエミッタ層、２０
……アノード電極
に係るＧＴＯサイリスタの半導体基体の四半分のカソー
ド側平面パターンを示す平面図、第２図(a)(b)は第１図
のＡ−Ａ切断線およびＢ−Ｂ切断線に沿う断面図、第４
図(a)(b)は、第２図のＣ−Ｃ切断線およびＤ−Ｄ切断線
に沿う断面図、第５図は第１図および第３図において半
導体基体の外周縁に配置されたフロートゲート単位ＧＴ
Ｏおよびその周辺の一部拡大平面図、第６図(a)(b)は、
第５図のＥ−Ｅ切断線及び、Ｆ−Ｆ切断線に沿った断面
図、第７図は第３図において半導体基体の中心部に配置
されたフロートゲート単位ＧＴＯおよびその周辺の一部
拡大平面図である。 １……半導体基体、１−１……単位ＧＴＯ、２……カソ
ード電極、１−２，１−２ａ……フロートゲート単位Ｇ
ＴＯ、Ｃ1，Ｃ2……ゲート接続部、３……主ゲート電
極、３−１……フロートゲート電極、３−１−１……連
結フロートゲート電極、３−２ｉ，３−２ｐ……ベース
抵抗領域、１１……ｐエミッタ層、１２……ｎベース
層、１３……ｐベース層、１４……ｎエミッタ層、２０
……アノード電極
Claims (2)
- 【請求項１】半導体基体の１対の主表面間に、交互に、
導電型を異にする、少なくとも３つの半導体層が順次積
層され、 一方の最外層は、短冊状領域に分割され、かつ互いに分
離されて一方の主表面に露出し、 前記最外層に隣接する一方の中間層は、前記短冊状領域
を取り囲むように、一方の主表面に露出し、 短冊状の各一方最外層及び他方の最外層には、それぞれ
主電極が低抵抗接触し、 前記一方の中間層には制御電極が低抵抗接触し、 短冊状の各一方最外層は制御電極のリード接続部に対し
て多重配列されている半導体装置において、 前記リード接続部に対して最離重配列された、短冊状の
各一方最外層の幅方向の一方側に対向する制御電極部分
は、前記幅方向の他方側に対向する制御電極部分より高
インピーダンスをもってリード接続部と電気的に接続さ
れ、 さらに、前記各一方最外層の幅方向の一方側に対向する
制御電極部分は、相互に導電接続手段によって接続され
たことを特徴とする半導体装置。 - 【請求項２】上記特許請求の範囲第１項において、各一
方最外層の幅方向の一方側に対向する制御電極部分とリ
ード接続部との間の高インピーダンスは、前記両者間に
介在する中間層の一部を蝕刻により除去すること、およ
び当該部分に反対導電型領域を形成することの、少なく
とも一方でもたらされたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053855A JPH0640580B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053855A JPH0640580B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212064A JPS61212064A (ja) | 1986-09-20 |
| JPH0640580B2 true JPH0640580B2 (ja) | 1994-05-25 |
Family
ID=12954383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053855A Expired - Lifetime JPH0640580B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640580B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258656A (ja) * | 2010-06-07 | 2011-12-22 | Kansai Electric Power Co Inc:The | バイポーラ半導体素子 |
-
1985
- 1985-03-18 JP JP60053855A patent/JPH0640580B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258656A (ja) * | 2010-06-07 | 2011-12-22 | Kansai Electric Power Co Inc:The | バイポーラ半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61212064A (ja) | 1986-09-20 |
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