JPH04323690A - グラフィックス表示装置 - Google Patents
グラフィックス表示装置Info
- Publication number
- JPH04323690A JPH04323690A JP3117943A JP11794391A JPH04323690A JP H04323690 A JPH04323690 A JP H04323690A JP 3117943 A JP3117943 A JP 3117943A JP 11794391 A JP11794391 A JP 11794391A JP H04323690 A JPH04323690 A JP H04323690A
- Authority
- JP
- Japan
- Prior art keywords
- frame buffer
- serial port
- display
- control circuit
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Storing Facsimile Image Data (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Facsimiles In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータグラフィ
ックス等において、フレームメモリダブルバッファ制御
を行うグラフィックス表示装置に関するものである。
ックス等において、フレームメモリダブルバッファ制御
を行うグラフィックス表示装置に関するものである。
【０００２】
【従来の技術】一般にコンピュータグラフィックス表示
装置において、図形、画像の動的表示を行う場合、表示
画像の乱れを回避するためにフレームメモリをダブルバ
ッファ構成にすることがある。
装置において、図形、画像の動的表示を行う場合、表示
画像の乱れを回避するためにフレームメモリをダブルバ
ッファ構成にすることがある。
【０００３】図３は、例えば「インターフェース」、（
１９８４．１１）、ＣＱ出版社、Ｐ２３５〜Ｐ２３６に
示されたダブルバッファの概念図、図４はダブルバッフ
ァ制御を行う従来のグラフィック表示装置のブロック図
である。各図において、１は描画処理を行う描画プロセ
ッサ、２Ａ，２Ｂはダブルバッファ構成されたフレーム
バッファ、３はフレームバッファ２Ａ，２Ｂを切替える
スイッチ、４はフレームバッファ２Ａ，２Ｂの内容を表
示する表示部、５はフレームバッファ２Ａ，２Ｂのラン
ダムポートを制御するランダムポート書き込み／読み出
し制御回路、６はフレームバッファ２Ａ，２Ｂのシリア
ルポートを制御するシリアルポート読み出し制御回路、
８は描画プロセッサ１、フレームバッファ２Ａ，２Ｂ間
の書き込み／読み出しデータ、９はフレームバッファ２
Ａ又は２Ｂから読み出されて表示部４に送られる表示デ
ータ、１０は描画プロセッサ１がランダムポート書き込
み／読み出し制御回路５及びシリアルポート読み出し制
御回路６を制御する制御信号、１１はランダムポート書
き込み／読み出し制御回路５がフレームバッファ２Ａ，
２Ｂのランダムポートを制御するランダムポート制御信
号、１２はシリアルポート読み出し制御回路６がフレー
ムバッファ２Ａ，２Ｂのシリアルポートを制御するシリ
アルポート読み出し制御信号である。
１９８４．１１）、ＣＱ出版社、Ｐ２３５〜Ｐ２３６に
示されたダブルバッファの概念図、図４はダブルバッフ
ァ制御を行う従来のグラフィック表示装置のブロック図
である。各図において、１は描画処理を行う描画プロセ
ッサ、２Ａ，２Ｂはダブルバッファ構成されたフレーム
バッファ、３はフレームバッファ２Ａ，２Ｂを切替える
スイッチ、４はフレームバッファ２Ａ，２Ｂの内容を表
示する表示部、５はフレームバッファ２Ａ，２Ｂのラン
ダムポートを制御するランダムポート書き込み／読み出
し制御回路、６はフレームバッファ２Ａ，２Ｂのシリア
ルポートを制御するシリアルポート読み出し制御回路、
８は描画プロセッサ１、フレームバッファ２Ａ，２Ｂ間
の書き込み／読み出しデータ、９はフレームバッファ２
Ａ又は２Ｂから読み出されて表示部４に送られる表示デ
ータ、１０は描画プロセッサ１がランダムポート書き込
み／読み出し制御回路５及びシリアルポート読み出し制
御回路６を制御する制御信号、１１はランダムポート書
き込み／読み出し制御回路５がフレームバッファ２Ａ，
２Ｂのランダムポートを制御するランダムポート制御信
号、１２はシリアルポート読み出し制御回路６がフレー
ムバッファ２Ａ，２Ｂのシリアルポートを制御するシリ
アルポート読み出し制御信号である。
【０００４】次に動作について説明する。ダブルバッフ
ァ構成においては、図３に示すようにフレームバッファ
２Ａの内容を表示中にフレームバッファ２Ｂへの書き込
みを行い、書き込みが完了した時点でフレームバッファ
２Ｂの内容の表示を開始する。次に表示内容の変更を行
う場合には、フレームバッファ２Ａに対し書き換えを行
い、その後フレームバッファ２Ａの表示を行う。この操
作によりフレームバッファ２Ａの書き換え過程が表示部
４の画面上に現われず、画像の乱れが発生しない。
ァ構成においては、図３に示すようにフレームバッファ
２Ａの内容を表示中にフレームバッファ２Ｂへの書き込
みを行い、書き込みが完了した時点でフレームバッファ
２Ｂの内容の表示を開始する。次に表示内容の変更を行
う場合には、フレームバッファ２Ａに対し書き換えを行
い、その後フレームバッファ２Ａの表示を行う。この操
作によりフレームバッファ２Ａの書き換え過程が表示部
４の画面上に現われず、画像の乱れが発生しない。
【０００５】次に詳細な動作について図４及び図５のダ
ブルバッファ制御フローチャートを用いて説明する。一
般にフレームバッファ２Ａ，２Ｂはマルチポートビデオ
ＲＡＭ（ＶＲＡＭ）素子を用いて構成される。ＶＲＡＭ
には描画プロセッサ１等から書き込み／読み出しを行う
ためのランダムポートと、表示データ９を出力するため
のシリアルポートとがあり、それぞれ独立にアクセス可
能となっている。
ブルバッファ制御フローチャートを用いて説明する。一
般にフレームバッファ２Ａ，２Ｂはマルチポートビデオ
ＲＡＭ（ＶＲＡＭ）素子を用いて構成される。ＶＲＡＭ
には描画プロセッサ１等から書き込み／読み出しを行う
ためのランダムポートと、表示データ９を出力するため
のシリアルポートとがあり、それぞれ独立にアクセス可
能となっている。
【０００６】まず、ステップＳＴ１において、フレーム
バッファ２Ａの表示を開始する。これによりシリアルポ
ート読み出し制御回路６は描画プロセッサ１からの制御
信号１０に応じてフレームバッファ２Ａのシリアルポー
トからシリアルポート制御信号１２により表示データ９
を画面リフレッシュ周期で連続的に読み出し、この表示
データ９は表示部４で表示される。
バッファ２Ａの表示を開始する。これによりシリアルポ
ート読み出し制御回路６は描画プロセッサ１からの制御
信号１０に応じてフレームバッファ２Ａのシリアルポー
トからシリアルポート制御信号１２により表示データ９
を画面リフレッシュ周期で連続的に読み出し、この表示
データ９は表示部４で表示される。
【０００７】次にステップＳＴ２において、描画プロセ
ッサ１は現在表示中の表示内容を書き換える前準備とし
て、制御信号１０によりランダムポート書き込み／読み
出し制御回路５を制御して、そのランダムポート制御信
号１１により、フレームバッファ２Ａの内容を読み出し
、読み出されたデータをフレームバッファ２Ｂに書き込
む。これによりフレームバッファ２Ａの内容とフレーム
バッファ２Ｂの内容とが等しくなる。その後、ステップ
ＳＴ３において表示内容の変更要求が発生するまで待機
する。
ッサ１は現在表示中の表示内容を書き換える前準備とし
て、制御信号１０によりランダムポート書き込み／読み
出し制御回路５を制御して、そのランダムポート制御信
号１１により、フレームバッファ２Ａの内容を読み出し
、読み出されたデータをフレームバッファ２Ｂに書き込
む。これによりフレームバッファ２Ａの内容とフレーム
バッファ２Ｂの内容とが等しくなる。その後、ステップ
ＳＴ３において表示内容の変更要求が発生するまで待機
する。
【０００８】ステップＳＴ３において表示内容の変更要
求が発生すると、描画プロセッサ１はステップＳＴ４に
おいて、フレームバッファ２Ｂに格納された表示内容の
変更箇所を書き換える。
求が発生すると、描画プロセッサ１はステップＳＴ４に
おいて、フレームバッファ２Ｂに格納された表示内容の
変更箇所を書き換える。
【０００９】ステップＳＴ４が完了した後、ステップＳ
Ｔ５において、表示用フレームバッファをフレームバッ
ファ２Ａからフレームバッファ２Ｂへ切り替える。これ
によりシリアルポート読み出し制御回路６はフレームバ
ッファ２Ｂからの連続的読み出し処理を開始する。読み
出された表示データ９は表示部４で表示される。
Ｔ５において、表示用フレームバッファをフレームバッ
ファ２Ａからフレームバッファ２Ｂへ切り替える。これ
によりシリアルポート読み出し制御回路６はフレームバ
ッファ２Ｂからの連続的読み出し処理を開始する。読み
出された表示データ９は表示部４で表示される。
【００１０】ステップＳＴ５の完了後はステップＳＴ２
〜ＳＴ４をフレームバッファ２Ａとフレームバッファ２
Ｂとを入れ換えて実行する。
〜ＳＴ４をフレームバッファ２Ａとフレームバッファ２
Ｂとを入れ換えて実行する。
【００１１】
【発明が解決しようとする課題】従来のダブルバッファ
構成のグラフィックス表示装置は以上のように構成され
ていたので、表示用フレームバッファを切り替えた後、
表示用フレームバッファの内容を書換用フレームバッフ
ァにコピーする際、描画プロセッサ１が読み出し／書き
込み処理を直接実行する必要があり、コピー処理に時間
がかかるという問題があった。
構成のグラフィックス表示装置は以上のように構成され
ていたので、表示用フレームバッファを切り替えた後、
表示用フレームバッファの内容を書換用フレームバッフ
ァにコピーする際、描画プロセッサ１が読み出し／書き
込み処理を直接実行する必要があり、コピー処理に時間
がかかるという問題があった。
【００１２】この発明は上記のような課題を解消するた
めになされたもので、ダブルバッファ構成をとったフレ
ームバッファ間のデータ転送を高速に行うことのできる
グラフィックス表示装置を得ることを目的とする。
めになされたもので、ダブルバッファ構成をとったフレ
ームバッファ間のデータ転送を高速に行うことのできる
グラフィックス表示装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るグラフィ
ックス表示装置は、ダブルバッファ構成の各フレームバ
ッファのシリアルポートに対してシリアルポート書き込
み制御回路を設けたものである。
ックス表示装置は、ダブルバッファ構成の各フレームバ
ッファのシリアルポートに対してシリアルポート書き込
み制御回路を設けたものである。
【００１４】
【作用】この発明におけるシリアルポート書き込み制御
回路は、ダブルバッファ構成における表示中フレームバ
ッファから読み出される表示データを非表示中のフレー
ムバッファにシリアルに書き込むため、フレームバッフ
ァ間のデータコピー処理を１表示リフレッシュ周期で高
速に実行することができる。
回路は、ダブルバッファ構成における表示中フレームバ
ッファから読み出される表示データを非表示中のフレー
ムバッファにシリアルに書き込むため、フレームバッフ
ァ間のデータコピー処理を１表示リフレッシュ周期で高
速に実行することができる。
【００１５】
【実施例】以下、この発明の一実施例を図について説明
する。図１においては、図４と対応する部分には同一符
号を付して説明を省略する。７はシリアルポートの書き
込みを制御するシリアルポート書き込み制御回路であり
、描画プロセッサ１からの制御信号１０により制御され
る。１４はシリアルポート読み出し制御回路６からシリ
アルポート書き込み制御回路７に与えられるシリアルポ
ート書き込みタイミング信号である。図２はこの実施例
におけるダブルバッファ制御フローチャートである。
する。図１においては、図４と対応する部分には同一符
号を付して説明を省略する。７はシリアルポートの書き
込みを制御するシリアルポート書き込み制御回路であり
、描画プロセッサ１からの制御信号１０により制御され
る。１４はシリアルポート読み出し制御回路６からシリ
アルポート書き込み制御回路７に与えられるシリアルポ
ート書き込みタイミング信号である。図２はこの実施例
におけるダブルバッファ制御フローチャートである。
【００１６】次に動作について説明する。図２において
、まず、ステップＳＴ１でフレームバッファ２Ａの表示
を開始する。これによりシリアルポート読み出し制御回
路６はフレームバッファ２Ａのシリアルポートから表示
データ９を画面リフレッシュ周期で連続的に読み出し、
この表示データ９は表示部４で表示される。
、まず、ステップＳＴ１でフレームバッファ２Ａの表示
を開始する。これによりシリアルポート読み出し制御回
路６はフレームバッファ２Ａのシリアルポートから表示
データ９を画面リフレッシュ周期で連続的に読み出し、
この表示データ９は表示部４で表示される。
【００１７】次にステップＳＴ２において、描画プロセ
ッサ１は現在表示中の表示内容を書き換える前準備とし
て、制御信号１０によりシリアルポート書き込み制御回
路７に対し、出力中の表示データ９のフレームバッファ
２Ｂへの書き込みを指示する。これによりシリアルポー
ト書き込み制御回路７はシリアルポート読み出し制御回
路６からのシリアルポート書き込みタイミング信号１４
に基づき、表示データ９の読み出し処理と同期して、こ
の表示データ９を１表示リフレッシュ周期の間にすべて
コピーする。これによりフレームバッファ２Ａの内容と
フレームバッファ２Ｂの内容とが等しくなる。そしてス
テップＳＴ３において表示内容の変更要求が発生するま
で待機する。
ッサ１は現在表示中の表示内容を書き換える前準備とし
て、制御信号１０によりシリアルポート書き込み制御回
路７に対し、出力中の表示データ９のフレームバッファ
２Ｂへの書き込みを指示する。これによりシリアルポー
ト書き込み制御回路７はシリアルポート読み出し制御回
路６からのシリアルポート書き込みタイミング信号１４
に基づき、表示データ９の読み出し処理と同期して、こ
の表示データ９を１表示リフレッシュ周期の間にすべて
コピーする。これによりフレームバッファ２Ａの内容と
フレームバッファ２Ｂの内容とが等しくなる。そしてス
テップＳＴ３において表示内容の変更要求が発生するま
で待機する。
【００１８】ステップＳＴ３において表示内容の変更要
求が発生すると、描画プロセッサ１はステップＳＴ４に
おいてフレームバッファ２Ｂに格納された表示内容の変
更箇所を書き換える。
求が発生すると、描画プロセッサ１はステップＳＴ４に
おいてフレームバッファ２Ｂに格納された表示内容の変
更箇所を書き換える。
【００１９】ステップＳＴ４が完了した後、ステップＳ
Ｔ５において表示用フレームバッファをフレームバッフ
ァ２Ａからフレームバッファ２Ｂへ切り替える。これに
よりシリアルポート読み出し制御回路６はフレームバッ
ファ２Ｂからの連続的読み出し処理を開始する。
Ｔ５において表示用フレームバッファをフレームバッフ
ァ２Ａからフレームバッファ２Ｂへ切り替える。これに
よりシリアルポート読み出し制御回路６はフレームバッ
ファ２Ｂからの連続的読み出し処理を開始する。
【００２０】ステップＳＴ５の完了後は、ステップＳＴ
２〜ＳＴ４をフレームバッファ２Ａとフレームバッファ
２Ｂとを入れ換えて実行する。
２〜ＳＴ４をフレームバッファ２Ａとフレームバッファ
２Ｂとを入れ換えて実行する。
【００２１】なお、上記実施例ではダブルバッファ構成
のフレームバッファ２Ａ（またはフレームバッファ２Ｂ
）からフレームバッファ２Ｂ（またはフレームバッファ
２Ａ）に対してそのままデータをコピーしているが、表
示画面のパニング等を高速に行うために、描画プロセッ
サ１がシリアルポート書き込み制御回路７に対し、シリ
アルポート書き込み先頭アドレスを指定するように構成
することにより、表示中のフレームバッファの内容を非
表示フレームバッファに書き込み位置をずらせてコピー
できるようにしてもよい。
のフレームバッファ２Ａ（またはフレームバッファ２Ｂ
）からフレームバッファ２Ｂ（またはフレームバッファ
２Ａ）に対してそのままデータをコピーしているが、表
示画面のパニング等を高速に行うために、描画プロセッ
サ１がシリアルポート書き込み制御回路７に対し、シリ
アルポート書き込み先頭アドレスを指定するように構成
することにより、表示中のフレームバッファの内容を非
表示フレームバッファに書き込み位置をずらせてコピー
できるようにしてもよい。
【００２２】
【発明の効果】以上のように、この発明によればダブル
バッファ構成をとる各フレームバッファに対して、一方
のフレームバッファが出力中の表示データを他方のフレ
ームバッファに書き込むためのシリアルポート書き込み
制御回路を設ける構成としたので、フレームバッファ間
のデータコピーを高速に行うことができ、これにより描
画性能の高いものが得られる効果がある。
バッファ構成をとる各フレームバッファに対して、一方
のフレームバッファが出力中の表示データを他方のフレ
ームバッファに書き込むためのシリアルポート書き込み
制御回路を設ける構成としたので、フレームバッファ間
のデータコピーを高速に行うことができ、これにより描
画性能の高いものが得られる効果がある。
【図１】この発明の一実施例によるグラフィックス表示
装置のブロック図である。
装置のブロック図である。
【図２】この発明によるグラフィックス表示装置におけ
るダブルバッファ制御フローチャートである。
るダブルバッファ制御フローチャートである。
【図３】一般的なグラフィックス表示装置におけるダブ
ルバッファの概念的なブロック図である。
ルバッファの概念的なブロック図である。
【図４】従来のグラフィックス表示装置のブロック図で
ある。
ある。
【図５】従来のグラフィックス表示装置におけるダブル
バッファ制御フローチャートである。
バッファ制御フローチャートである。
２Ａ フレームバッファ
２Ｂ フレームバッファ
７ シリアルポート書き込み制御回路９ 表示デー
タ
タ
Claims (1)
- 【請求項１】 ダブルバッファ構成された２つのフレ
ームバッファを有し、一方のフレームバッファの内容を
表示中に他方のフレームバッファを書き換えるようにし
たグラフィックス表示装置において、表示中のフレーム
バッファのシリアルポートから出力される表示データを
非表示中のフレームバッファのシリアルポートから書き
込むためのシリアルポート書き込み制御回路を設けたこ
とを特徴とするグラフィックス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117943A JPH04323690A (ja) | 1991-04-23 | 1991-04-23 | グラフィックス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117943A JPH04323690A (ja) | 1991-04-23 | 1991-04-23 | グラフィックス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323690A true JPH04323690A (ja) | 1992-11-12 |
Family
ID=14724069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117943A Pending JPH04323690A (ja) | 1991-04-23 | 1991-04-23 | グラフィックス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323690A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146483A (ja) * | 1990-10-08 | 1992-05-20 | Yokogawa Medical Syst Ltd | ディスプレイ制御装置 |
-
1991
- 1991-04-23 JP JP3117943A patent/JPH04323690A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146483A (ja) * | 1990-10-08 | 1992-05-20 | Yokogawa Medical Syst Ltd | ディスプレイ制御装置 |
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