JPH04323875A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04323875A JPH04323875A JP3092120A JP9212091A JPH04323875A JP H04323875 A JPH04323875 A JP H04323875A JP 3092120 A JP3092120 A JP 3092120A JP 9212091 A JP9212091 A JP 9212091A JP H04323875 A JPH04323875 A JP H04323875A
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- silicon
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に、絶縁性非晶質材料上の半導体装
置及びその製造方法に関する。
造方法に係わり、特に、絶縁性非晶質材料上の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進み、４
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められている
。今後、これらの半導体素子の高密度化が更に進むにつ
れて、三次元構造の半導体素子実現に対する期待が更に
高まるものと予想される。ＳＲＡＭを例にとると、４Ｍ
以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ−
Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上にｎ
チャンネルとｐチャンネルのＭＯＳＦＥＴを形成した６
−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲＡ
Ｍが検討、試作されている。積層ＣＭＯＳ構造では、シ
リコン基板上にｎチャンネルＭＯＳＦＥＴが形成され、
絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦＴが
積層された構造になっており、４−Ｔ型と６−Ｔ型の長
所を持ち合わせている。即ち、ｐチャンネルをｐｏｌｙ
−ＳｉＴＦＴで形成し、積層構造とすることで４−Ｔ型
とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、高集
積性、ソフトエラー耐性、低消費電力性等に優れたＳＲ
ＡＭが実現できる。
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められている
。今後、これらの半導体素子の高密度化が更に進むにつ
れて、三次元構造の半導体素子実現に対する期待が更に
高まるものと予想される。ＳＲＡＭを例にとると、４Ｍ
以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ−
Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上にｎ
チャンネルとｐチャンネルのＭＯＳＦＥＴを形成した６
−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲＡ
Ｍが検討、試作されている。積層ＣＭＯＳ構造では、シ
リコン基板上にｎチャンネルＭＯＳＦＥＴが形成され、
絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦＴが
積層された構造になっており、４−Ｔ型と６−Ｔ型の長
所を持ち合わせている。即ち、ｐチャンネルをｐｏｌｙ
−ＳｉＴＦＴで形成し、積層構造とすることで４−Ｔ型
とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、高集
積性、ソフトエラー耐性、低消費電力性等に優れたＳＲ
ＡＭが実現できる。
【０００３】
【発明が解決しようとする課題】しかし、従来のｐｏｌ
ｙ−ＳｉＴＦＴの構造及び製造方法では、以下に述べる
問題があった。（１）５５０℃〜６５０℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。（２）５５０℃〜６５０℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するＴＦＴを形成することが困難である。 （３）セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない。（４）チャンネル領域
の膜厚を薄膜化すると、電界効果移動度の向上、オフ電
流の低減等の効果があり、膜厚を３００〜５００Å程度
以下にすることが望ましいが、この様にチャンネル領域
を薄膜化すると、同時にソース・ドレイン領域も薄膜化
されるために、ソース・ドレイン領域のシート抵抗の増
大やコンタクト抵抗の増大が起こる。等の問題があった
。そこで、本発明はより簡便かつ実用的なＴＦＴ構造及
びその製造方法で、結晶性の高い多結晶シリコンを再現
性良く形成し、高移動度でオンオフ比が大きいｐｏｌｙ
−ＳｉＴＦＴを形成する素子構造及びその製造方法を提
供するものである。
ｙ−ＳｉＴＦＴの構造及び製造方法では、以下に述べる
問題があった。（１）５５０℃〜６５０℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。（２）５５０℃〜６５０℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するＴＦＴを形成することが困難である。 （３）セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない。（４）チャンネル領域
の膜厚を薄膜化すると、電界効果移動度の向上、オフ電
流の低減等の効果があり、膜厚を３００〜５００Å程度
以下にすることが望ましいが、この様にチャンネル領域
を薄膜化すると、同時にソース・ドレイン領域も薄膜化
されるために、ソース・ドレイン領域のシート抵抗の増
大やコンタクト抵抗の増大が起こる。等の問題があった
。そこで、本発明はより簡便かつ実用的なＴＦＴ構造及
びその製造方法で、結晶性の高い多結晶シリコンを再現
性良く形成し、高移動度でオンオフ比が大きいｐｏｌｙ
−ＳｉＴＦＴを形成する素子構造及びその製造方法を提
供するものである。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
１）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする非単結晶半導体で形成された半導体装置
において、サイドウォールを有するゲート電極、非単結
晶半導体領域の一部に形成された低濃度の不純物を含む
領域、該低濃度の不純物を含む領域上に形成されたソー
ス・ドレイン領域を成す高濃度の不純物を含む薄膜を少
なくとも有することを特徴とする。
１）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする非単結晶半導体で形成された半導体装置
において、サイドウォールを有するゲート電極、非単結
晶半導体領域の一部に形成された低濃度の不純物を含む
領域、該低濃度の不純物を含む領域上に形成されたソー
ス・ドレイン領域を成す高濃度の不純物を含む薄膜を少
なくとも有することを特徴とする。
【０００５】２）前記半導体装置が三次元ＩＣの積層部
の素子として形成されたことを特徴とする。
の素子として形成されたことを特徴とする。
【０００６】３）前記チャンネル領域を成すシリコンを
主体とする多結晶半導体層の膜厚が５０Å〜２５０Åで
あることを特徴とする。
主体とする多結晶半導体層の膜厚が５０Å〜２５０Åで
あることを特徴とする。
【０００７】４）前記多結晶半導体層の結晶化率が９９
．５％以上であることを特徴とする。 ５）前記ソース・ドレイン領域を成す薄膜が不純物をド
ープした多結晶シリコンより成ることを特徴とする。
．５％以上であることを特徴とする。 ５）前記ソース・ドレイン領域を成す薄膜が不純物をド
ープした多結晶シリコンより成ることを特徴とする。
【０００８】６）前記不純物をドープした多結晶シリコ
ン層の抵抗率が５×１０−４Ω・ｃｍ以下であることを
特徴とする。
ン層の抵抗率が５×１０−４Ω・ｃｍ以下であることを
特徴とする。
【０００９】７）絶縁ゲート型半導体装置のチャンネル
領域がシリコンを主体とする非単結晶半導体で形成され
た半導体装置において、チャンネル領域を成すシリコン
を主体とする非単結晶半導体層の下部にゲート絶縁膜を
挟んで形成された下部ゲート電極、該チャンネル領域を
成すシリコンを主体とする非単結晶半導体層の上部にゲ
ート絶縁膜を挟んで形成されたサイドウォールを有する
上部ゲート電極、該チャンネル領域を成すシリコンを主
体とする非単結晶半導体領域に隣接して形成された低濃
度の不純物を含む非単結晶半導体領域、該低濃度の不純
物を含む非単結晶半導体領域上に形成されたソース・ド
レイン領域を成す高濃度の不純物を含む薄膜を少なくと
も有することを特徴とする。
領域がシリコンを主体とする非単結晶半導体で形成され
た半導体装置において、チャンネル領域を成すシリコン
を主体とする非単結晶半導体層の下部にゲート絶縁膜を
挟んで形成された下部ゲート電極、該チャンネル領域を
成すシリコンを主体とする非単結晶半導体層の上部にゲ
ート絶縁膜を挟んで形成されたサイドウォールを有する
上部ゲート電極、該チャンネル領域を成すシリコンを主
体とする非単結晶半導体領域に隣接して形成された低濃
度の不純物を含む非単結晶半導体領域、該低濃度の不純
物を含む非単結晶半導体領域上に形成されたソース・ド
レイン領域を成す高濃度の不純物を含む薄膜を少なくと
も有することを特徴とする。
【００１０】８）前記下部ゲート電極のゲート端が前記
上部ゲート電極のサイドウォールの外側の端よりも内側
に入っていることを特徴とする。
上部ゲート電極のサイドウォールの外側の端よりも内側
に入っていることを特徴とする。
【００１１】更に、本発明の半導体装置の製造方法は、
９）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする非単結晶半導体で形成された半導体装置
の製造方法において、非単結晶半導体層を形成する工程
、ゲート絶縁膜を形成する工程、ゲート電極を形成し、
セルフアライン法で該非単結晶半導体層の一部に低濃度
の不純物を含む領域を形成する工程、該ゲート電極にサ
イドウォールを形成する工程、該低濃度の不純物を含む
領域の少なくとも一部の上に選択的にソース・ドレイン
領域を成す高濃度の不純物を含む薄膜を形成する工程を
少なくとも有することを特徴とする。
９）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする非単結晶半導体で形成された半導体装置
の製造方法において、非単結晶半導体層を形成する工程
、ゲート絶縁膜を形成する工程、ゲート電極を形成し、
セルフアライン法で該非単結晶半導体層の一部に低濃度
の不純物を含む領域を形成する工程、該ゲート電極にサ
イドウォールを形成する工程、該低濃度の不純物を含む
領域の少なくとも一部の上に選択的にソース・ドレイン
領域を成す高濃度の不純物を含む薄膜を形成する工程を
少なくとも有することを特徴とする。
【００１２】１０）前記ソース・ドレイン領域を成す薄
膜を形成する工程において、前記薄膜が少なくともサイ
ドウォール上には成膜しない条件で選択的に成膜するこ
とを特徴とする。
膜を形成する工程において、前記薄膜が少なくともサイ
ドウォール上には成膜しない条件で選択的に成膜するこ
とを特徴とする。
【００１３】１１）チャンネル領域を成すシリコンを主
体とする非単結晶半導体層を、弗素、塩素の内の少なく
とも一方の元素を含むガスを少なくとも用い、更にジボ
ラン等のドーピングガスを添加し、前記ガスをプラズマ
状に励起分解し、成膜する工程を少なくとも有すること
を特徴とする。
体とする非単結晶半導体層を、弗素、塩素の内の少なく
とも一方の元素を含むガスを少なくとも用い、更にジボ
ラン等のドーピングガスを添加し、前記ガスをプラズマ
状に励起分解し、成膜する工程を少なくとも有すること
を特徴とする。
【００１４】
（実施例１）図１は、本発明の実施例における半導体装
置の断面図の一例である。図１では、３次元トランジス
タへの簡単な応用例（スタックト型ＣＭＯＳ）を示す。
置の断面図の一例である。図１では、３次元トランジス
タへの簡単な応用例（スタックト型ＣＭＯＳ）を示す。
【００１５】図１において、１０１はシリコン基板、１
０２はｐ−ｗｅｌｌ領域、１０３は素子分離領域、１０
４はゲート絶縁膜、１０５は下部ゲート電極、１０６は
ソース・ドレイン領域を成すｎ＋領域、１０７はゲート
絶縁膜、１０８は多結晶シリコン層、１０９はゲート絶
縁膜、１１０は上部ゲート電極、１１１はサイドウォー
ル、１１４はコンタクトホール、１１２はソース・ドレ
イン領域となるｐ＋領域、１１３はゲート電極上にｐ＋
領域と同一工程同一素子材で形成された低抵抗薄膜、１
１５は配線である。本発明のｐｏｌｙ−ＳｉＴＦＴは、
サイドウォールを用いたセルフアライン型の構造を有す
ることを特徴とし、ソース・ドレイン領域を選択的に成
膜する構造を特徴とする。本発明では、ソース・ドレイ
ン領域とゲート電極の短絡をサイドウォールで防ぐこと
ができ、同時にサイドウォールにより、オフセット構造
を形成できるため、ドレイン端での電子・正孔対の生成
電流やＦｉｅｌｄ−Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏ
ｎ電流等を原因としたオフリーク電流を抑制し、充分な
オンオフ比が得られる。
０２はｐ−ｗｅｌｌ領域、１０３は素子分離領域、１０
４はゲート絶縁膜、１０５は下部ゲート電極、１０６は
ソース・ドレイン領域を成すｎ＋領域、１０７はゲート
絶縁膜、１０８は多結晶シリコン層、１０９はゲート絶
縁膜、１１０は上部ゲート電極、１１１はサイドウォー
ル、１１４はコンタクトホール、１１２はソース・ドレ
イン領域となるｐ＋領域、１１３はゲート電極上にｐ＋
領域と同一工程同一素子材で形成された低抵抗薄膜、１
１５は配線である。本発明のｐｏｌｙ−ＳｉＴＦＴは、
サイドウォールを用いたセルフアライン型の構造を有す
ることを特徴とし、ソース・ドレイン領域を選択的に成
膜する構造を特徴とする。本発明では、ソース・ドレイ
ン領域とゲート電極の短絡をサイドウォールで防ぐこと
ができ、同時にサイドウォールにより、オフセット構造
を形成できるため、ドレイン端での電子・正孔対の生成
電流やＦｉｅｌｄ−Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏ
ｎ電流等を原因としたオフリーク電流を抑制し、充分な
オンオフ比が得られる。
【００１６】図２は、本発明の実施例における半導体装
置の断面図の別の一例である。
置の断面図の別の一例である。
【００１７】図２において、２０１はシリコン基板、２
０２はｐ−ｗｅｌｌ領域、２０３は素子分離領域、２０
４はゲート絶縁膜、２０５は下部ゲート電極、２０６は
ソース・ドレイン領域を成すｎ＋領域、２０７はゲート
絶縁膜、２０８は多結晶シリコン層、２０９はゲート絶
縁膜、２１０は上部ゲート電極、２１１はｐ−領域、２
１２はサイドウォール、２１３はｐ＋領域、２１４はコ
ンタクトホールである。本発明のｐｏｌｙ−ＳｉＴＦＴ
は、サイドウォールを用い、ｐ−領域２１１及びｐ＋領
域２１３を形成したＬＤＤ構造を特徴としている。図１
のオフセットゲート構造と比べて、工程が若干複雑にな
るものの、ｐ−領域を設けたことで、チャンネル領域に
直列に接続される抵抗成分を低減できるため、オン電流
の低下を防止できる。
０２はｐ−ｗｅｌｌ領域、２０３は素子分離領域、２０
４はゲート絶縁膜、２０５は下部ゲート電極、２０６は
ソース・ドレイン領域を成すｎ＋領域、２０７はゲート
絶縁膜、２０８は多結晶シリコン層、２０９はゲート絶
縁膜、２１０は上部ゲート電極、２１１はｐ−領域、２
１２はサイドウォール、２１３はｐ＋領域、２１４はコ
ンタクトホールである。本発明のｐｏｌｙ−ＳｉＴＦＴ
は、サイドウォールを用い、ｐ−領域２１１及びｐ＋領
域２１３を形成したＬＤＤ構造を特徴としている。図１
のオフセットゲート構造と比べて、工程が若干複雑にな
るものの、ｐ−領域を設けたことで、チャンネル領域に
直列に接続される抵抗成分を低減できるため、オン電流
の低下を防止できる。
【００１８】図３は、本発明の実施例における半導体装
置の断面図の別の一例である。
置の断面図の別の一例である。
【００１９】図３において、３０１はシリコン基板、３
０２はｐ−ｗｅｌｌ領域、３０３は素子分離領域、３０
４はゲート絶縁膜、３０５は下部ゲート電極、３０６は
ソース・ドレイン領域を成すｎ＋領域、３０７はゲート
絶縁膜、３０８は多結晶シリコン層、３０９はゲート絶
縁膜、３１０は上部ゲート電極、３１１はｐ−領域、３
１２はサイドウォール、３１３はソース・ドレイン領域
となるｐ＋領域、３１４はコンタクトホール、３１５は
ゲート電極上にｐ＋領域と同一工程同一素子材で形成さ
れた低抵抗薄膜、３１６は配線である。本発明のｐｏｌ
ｙ−ＳｉＴＦＴは、サイドウォールを用いたセルフアラ
イン型の構造を有することを特徴とし、ｐ−領域３１１
を形成後、サイドウォールを形成し、ソース・ドレイン
領域となるｐ＋領域３１３を選択的に成膜することで、
ＬＤＤ構造を実現している。
０２はｐ−ｗｅｌｌ領域、３０３は素子分離領域、３０
４はゲート絶縁膜、３０５は下部ゲート電極、３０６は
ソース・ドレイン領域を成すｎ＋領域、３０７はゲート
絶縁膜、３０８は多結晶シリコン層、３０９はゲート絶
縁膜、３１０は上部ゲート電極、３１１はｐ−領域、３
１２はサイドウォール、３１３はソース・ドレイン領域
となるｐ＋領域、３１４はコンタクトホール、３１５は
ゲート電極上にｐ＋領域と同一工程同一素子材で形成さ
れた低抵抗薄膜、３１６は配線である。本発明のｐｏｌ
ｙ−ＳｉＴＦＴは、サイドウォールを用いたセルフアラ
イン型の構造を有することを特徴とし、ｐ−領域３１１
を形成後、サイドウォールを形成し、ソース・ドレイン
領域となるｐ＋領域３１３を選択的に成膜することで、
ＬＤＤ構造を実現している。
【００２０】尚、図１〜図３では、多結晶シリコン層が
、ゲート絶縁膜を介して上下２つのゲート電極によって
挟まれたダブルゲート構造を例としている。この様なダ
ブルゲート構造を採用し、多結晶シリコン層の膜厚を２
５０Å以下、望ましくは１５０Å以下とすると、オン電
流が飛躍的に増加し、ゲート長１．２μｍ、ゲート幅０
．６μｍの図１に示した構造のＰチャンネルトランジス
タでドレイン電圧３Ｖ、ゲート電圧３Ｖの時のオン電流
として、約０．４×１０−６Ａが得られた。更に、図２
に示すＬＤＤ構造を採用することで、オフセット領域の
抵抗成分の低減にともないオン電流特性が改善され、上
述のトランジスタサイズで、約１×１０−６Ａが得られ
た。更に、図３に示したＴＦＴ構造を採用することで、
図２に示した構造で問題となる多結晶シリコン層の薄膜
化（上述の理由で、２５０Å以下、望ましくは１５０Å
以下にすることでＴＦＴ特性が改善される）に伴うｐ＋
領域のシート抵抗の増大を防ぐことができる。その結果
、１５０Å以下に薄膜化しても、抵抗成分の増大やコン
タクト不良等によるオン電流の低下を防止でき、上述の
トランジスタサイズ、測定条件で、約３×１０−６Ａの
オン電流が得られた。
、ゲート絶縁膜を介して上下２つのゲート電極によって
挟まれたダブルゲート構造を例としている。この様なダ
ブルゲート構造を採用し、多結晶シリコン層の膜厚を２
５０Å以下、望ましくは１５０Å以下とすると、オン電
流が飛躍的に増加し、ゲート長１．２μｍ、ゲート幅０
．６μｍの図１に示した構造のＰチャンネルトランジス
タでドレイン電圧３Ｖ、ゲート電圧３Ｖの時のオン電流
として、約０．４×１０−６Ａが得られた。更に、図２
に示すＬＤＤ構造を採用することで、オフセット領域の
抵抗成分の低減にともないオン電流特性が改善され、上
述のトランジスタサイズで、約１×１０−６Ａが得られ
た。更に、図３に示したＴＦＴ構造を採用することで、
図２に示した構造で問題となる多結晶シリコン層の薄膜
化（上述の理由で、２５０Å以下、望ましくは１５０Å
以下にすることでＴＦＴ特性が改善される）に伴うｐ＋
領域のシート抵抗の増大を防ぐことができる。その結果
、１５０Å以下に薄膜化しても、抵抗成分の増大やコン
タクト不良等によるオン電流の低下を防止でき、上述の
トランジスタサイズ、測定条件で、約３×１０−６Ａの
オン電流が得られた。
【００２１】又、図１〜図３に示したオフセットゲート
構造若しくはＬＤＤ構造を採用することで、従来と比べ
て、オフ電流を約１桁以上低減できる。例えば、ゲート
長１．２μｍ、ゲート幅０．６μｍのＰチャンネルトラ
ンジスタでドレイン電圧３Ｖ、ゲート電圧０Ｖの時のオ
フ電流を１×１０−１４Ａ以下に抑えることができた。 その結果、７〜８ケタ以上オンオフ比が得られた。尚、
上部電極のオフセット構造若しくはＬＤＤ構造を有効に
機能させるためには、下部電極端が上部電極のサイドウ
ォールの外側の端よりも内側にはいることが重要である
。 従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭くすることが望ましい。 図４は、
本発明の実施例における半導体装置の製造工程図の一例
である。尚、図４では図３に示したＬＤＤ構造のｐｏｌ
ｙ−ＳｉＴＦＴを作製する製造工程図を示す。
構造若しくはＬＤＤ構造を採用することで、従来と比べ
て、オフ電流を約１桁以上低減できる。例えば、ゲート
長１．２μｍ、ゲート幅０．６μｍのＰチャンネルトラ
ンジスタでドレイン電圧３Ｖ、ゲート電圧０Ｖの時のオ
フ電流を１×１０−１４Ａ以下に抑えることができた。 その結果、７〜８ケタ以上オンオフ比が得られた。尚、
上部電極のオフセット構造若しくはＬＤＤ構造を有効に
機能させるためには、下部電極端が上部電極のサイドウ
ォールの外側の端よりも内側にはいることが重要である
。 従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭くすることが望ましい。 図４は、
本発明の実施例における半導体装置の製造工程図の一例
である。尚、図４では図３に示したＬＤＤ構造のｐｏｌ
ｙ−ＳｉＴＦＴを作製する製造工程図を示す。
【００２２】図４において、（ａ）は、シリコン基板４
０１にｐ−ｗｅｌｌ領域４０２を形成し、ＬＯＣＯＳ酸
化法で素子分離領域４０３を形成する工程である。
０１にｐ−ｗｅｌｌ領域４０２を形成し、ＬＯＣＯＳ酸
化法で素子分離領域４０３を形成する工程である。
【００２３】（ｂ）は、ゲート絶縁膜４０４を形成後、
下部ゲート電極４０５をｐｏｌｙ−Ｓｉ等を素子材とし
形成後、所定の形状にパターン形成し、ソース・ドレイ
ン領域を成すｎ＋領域４０６を形成する工程である。
下部ゲート電極４０５をｐｏｌｙ−Ｓｉ等を素子材とし
形成後、所定の形状にパターン形成し、ソース・ドレイ
ン領域を成すｎ＋領域４０６を形成する工程である。
【００２４】（ｃ）は、ゲート絶縁膜４０７を形成し、
多結晶シリコン層４０８を形成し、所定の形状にパター
ン形成する工程である。ゲート絶縁膜の形成方法として
は、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法
、光ＣＶＤ法、スパッタ法等で低温成膜する方法が、シ
リコン基板上に形成した素子の不純物の再分布等を防ぐ
目的からして望ましい。
多結晶シリコン層４０８を形成し、所定の形状にパター
ン形成する工程である。ゲート絶縁膜の形成方法として
は、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法
、光ＣＶＤ法、スパッタ法等で低温成膜する方法が、シ
リコン基板上に形成した素子の不純物の再分布等を防ぐ
目的からして望ましい。
【００２５】次に、多結晶シリコン層の形成方法として
は、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３００
℃〜４５０℃程度の低温で多結晶シリコンを膜厚５０Å
〜１５００Å程度成膜する方法が有効である。反応ガス
として、ＳｉＨ４、Ｓｉ２Ｈ６等に加えて、弗素（Ｆ）
、塩素（Ｃｌ）等の元素を含む反応ガスを適量混合する
ことで、高品質な多結晶シリコン膜を低温形成できる。 成膜条件の一例を以下に示す。反応ガスとして、ＳｉＨ
４、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ２を用い、
混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２＝１：２０
〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１００〜１：
１０００程度に設定し、基板温度を３００℃〜４５０℃
程度に保持し、ｒｆパワーを印加し、反応ガスを分解し
多結晶シリコンを成膜する。膜厚に関しては、多結晶シ
リコン層を薄膜化すると、オフ電流が減少し、Ｖｔｈ（
しきい値電圧）が減少する現象が知られている。従って
、多結晶シリコン層の膜厚は５００Å以下が望ましく、
５０Å〜２５０Å程度が特に望ましい。従って、この様
な薄膜でかつ高品質な多結晶シリコンを形成することが
特に重要となる。基板温度が３００℃以下の場合は、結
晶化率が低く、＜２２０＞配向性も見られないが、基板
温度を４００℃〜４５０℃程度にすると５０Å〜２５０
Å程度の薄膜でも、結晶化率９８％以上で＜２２０＞に
配向した高品質な多結晶シリコンを成膜することができ
る。 尚、結晶化率を上げるという点では、基板温度は４５０
℃〜６００℃程度で成膜した膜のほうがさらに良好で、
９９．５％以上の結晶化率を達成でき、ＴＦＴのオン電
流の増大及びオフ電流の低減に有効である。
は、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３００
℃〜４５０℃程度の低温で多結晶シリコンを膜厚５０Å
〜１５００Å程度成膜する方法が有効である。反応ガス
として、ＳｉＨ４、Ｓｉ２Ｈ６等に加えて、弗素（Ｆ）
、塩素（Ｃｌ）等の元素を含む反応ガスを適量混合する
ことで、高品質な多結晶シリコン膜を低温形成できる。 成膜条件の一例を以下に示す。反応ガスとして、ＳｉＨ
４、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ２を用い、
混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２＝１：２０
〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１００〜１：
１０００程度に設定し、基板温度を３００℃〜４５０℃
程度に保持し、ｒｆパワーを印加し、反応ガスを分解し
多結晶シリコンを成膜する。膜厚に関しては、多結晶シ
リコン層を薄膜化すると、オフ電流が減少し、Ｖｔｈ（
しきい値電圧）が減少する現象が知られている。従って
、多結晶シリコン層の膜厚は５００Å以下が望ましく、
５０Å〜２５０Å程度が特に望ましい。従って、この様
な薄膜でかつ高品質な多結晶シリコンを形成することが
特に重要となる。基板温度が３００℃以下の場合は、結
晶化率が低く、＜２２０＞配向性も見られないが、基板
温度を４００℃〜４５０℃程度にすると５０Å〜２５０
Å程度の薄膜でも、結晶化率９８％以上で＜２２０＞に
配向した高品質な多結晶シリコンを成膜することができ
る。 尚、結晶化率を上げるという点では、基板温度は４５０
℃〜６００℃程度で成膜した膜のほうがさらに良好で、
９９．５％以上の結晶化率を達成でき、ＴＦＴのオン電
流の増大及びオフ電流の低減に有効である。
【００２６】この様に、本発明によれば、低温で高品質
の多結晶シリコン膜を形成できるため、本実施例に示し
たスタックト型ＣＭＯＳを始め、高性能な３次元ＩＣを
Ｓｉウェーハー上の素子にダメージを与えない低温で製
造することができる。尚、本実施例では反応ガスとして
、ＳｉＨ２Ｃｌ２を用いる場合を示したが、これに限定
されるものではない。例えばＳｉＣｌ４、ＳｉＨ２Ｃｌ
２、ＳｉＨＣｌ３、Ｃｌ２、ＳｉＦ４、ＳｉＨＦ３、Ｓ
ｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、Ｆ２、ＨＣｌ等
のＦ（弗素）もしくはＣｌ（塩素）のうちの少なくとも
一方の元素を含むエッチング性を有する反応ガスとＳｉ
Ｈ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８等の反応ガスを適量混合
することで、高品質な多結晶シリコンを低温で成膜する
ことができる。又、Ｆ（弗素）もしくはＣｌ（塩素）の
うちの少なくとも一方の元素を含むエッチング性を有す
る反応ガスの代わりに、水素ガスを用いても同様の効果
がある。
の多結晶シリコン膜を形成できるため、本実施例に示し
たスタックト型ＣＭＯＳを始め、高性能な３次元ＩＣを
Ｓｉウェーハー上の素子にダメージを与えない低温で製
造することができる。尚、本実施例では反応ガスとして
、ＳｉＨ２Ｃｌ２を用いる場合を示したが、これに限定
されるものではない。例えばＳｉＣｌ４、ＳｉＨ２Ｃｌ
２、ＳｉＨＣｌ３、Ｃｌ２、ＳｉＦ４、ＳｉＨＦ３、Ｓ
ｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、Ｆ２、ＨＣｌ等
のＦ（弗素）もしくはＣｌ（塩素）のうちの少なくとも
一方の元素を含むエッチング性を有する反応ガスとＳｉ
Ｈ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８等の反応ガスを適量混合
することで、高品質な多結晶シリコンを低温で成膜する
ことができる。又、Ｆ（弗素）もしくはＣｌ（塩素）の
うちの少なくとも一方の元素を含むエッチング性を有す
る反応ガスの代わりに、水素ガスを用いても同様の効果
がある。
【００２７】又、チャンネル領域に不純物をドーピング
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。 そこで、チャンネル領域に１０１５〜１０１９／ｃｍ３
程度の不純物をドープすると、Ｖｔｈのシフトを抑える
ことができる。そこで、ＳｉＨ４及びＳｉＨ２Ｃｌ２等
の塩素もしくは弗素を含むガスに加えて、Ｂ２Ｈ６等の
ドーピングガスを混入することで、イオンインプラを用
いずにチャンネルドーピングを行なうことができる。成
膜条件の一例としては、ＳｉＨ４＋ＳｉＨ２Ｃｌ２：Ｂ
２Ｈ６＝１：０．１ｐｐｍ〜０．１％程度混入すること
で、Ｖｔｈ制御が可能となる。特に、ドープ量を最適化
することで、Ｐチャンネルトランジスタ、Ｎチャンネル
トランジスタ共オフ電流が最小になるように、Ｖｔｈを
制御することができる。従って、ＣＭＯＳ型のＴＦＴ素
子を形成する場合においてもＰｃｈ、Ｎｃｈを選択的に
チャンネルドープせずに、同一の濃度の不純物を導入す
ることで、Ｐｃｈ、Ｎｃｈ共、Ｖｔｈの制御が可能であ
る。更に、本発明によれば、チャンネル部の多結晶シリ
コンを成膜する工程で、チャンネルドーピングを同時に
行なうことができる。
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。 そこで、チャンネル領域に１０１５〜１０１９／ｃｍ３
程度の不純物をドープすると、Ｖｔｈのシフトを抑える
ことができる。そこで、ＳｉＨ４及びＳｉＨ２Ｃｌ２等
の塩素もしくは弗素を含むガスに加えて、Ｂ２Ｈ６等の
ドーピングガスを混入することで、イオンインプラを用
いずにチャンネルドーピングを行なうことができる。成
膜条件の一例としては、ＳｉＨ４＋ＳｉＨ２Ｃｌ２：Ｂ
２Ｈ６＝１：０．１ｐｐｍ〜０．１％程度混入すること
で、Ｖｔｈ制御が可能となる。特に、ドープ量を最適化
することで、Ｐチャンネルトランジスタ、Ｎチャンネル
トランジスタ共オフ電流が最小になるように、Ｖｔｈを
制御することができる。従って、ＣＭＯＳ型のＴＦＴ素
子を形成する場合においてもＰｃｈ、Ｎｃｈを選択的に
チャンネルドープせずに、同一の濃度の不純物を導入す
ることで、Ｐｃｈ、Ｎｃｈ共、Ｖｔｈの制御が可能であ
る。更に、本発明によれば、チャンネル部の多結晶シリ
コンを成膜する工程で、チャンネルドーピングを同時に
行なうことができる。
【００２８】（ｄ）は、ゲート絶縁膜４０９を形成する
工程である。ゲート絶縁膜の形成方法としては、ＣＶＤ
法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法、光ＣＶＤ
法、スパッタ法等で低温成膜する方法が、シリコン基板
上に形成した素子の不純物の再分布等を防ぐ目的からし
て望ましい。
工程である。ゲート絶縁膜の形成方法としては、ＣＶＤ
法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法、光ＣＶＤ
法、スパッタ法等で低温成膜する方法が、シリコン基板
上に形成した素子の不純物の再分布等を防ぐ目的からし
て望ましい。
【００２９】（ｅ）は、上部ゲート電極４１０を形成後
、イオンインプラ法によりｐ−領域４１１を形成し、続
いて、サイドウォール４１２を形成する工程である。尚
、本実施例では多結晶シリコン層をゲート絶縁膜を介し
て上部ゲート電極と下部ゲート電極で挟んだダブルゲー
ト構造のＴＦＴを例としている。製造方法の一例を以下
に示す。 まず、ゲート電極４１０を不純物をドープした多結晶シ
リコンで形成し、所定の形状にパターン形成する。多結
晶シリコン層の形成方法としては、プラズマＣＶＤ法（
ＰＣＶＤ法）で基板温度３００℃〜４５０℃程度の低温
で多結晶シリコンを膜厚５００Å〜４０００Å程度成膜
する方法がある。
、イオンインプラ法によりｐ−領域４１１を形成し、続
いて、サイドウォール４１２を形成する工程である。尚
、本実施例では多結晶シリコン層をゲート絶縁膜を介し
て上部ゲート電極と下部ゲート電極で挟んだダブルゲー
ト構造のＴＦＴを例としている。製造方法の一例を以下
に示す。 まず、ゲート電極４１０を不純物をドープした多結晶シ
リコンで形成し、所定の形状にパターン形成する。多結
晶シリコン層の形成方法としては、プラズマＣＶＤ法（
ＰＣＶＤ法）で基板温度３００℃〜４５０℃程度の低温
で多結晶シリコンを膜厚５００Å〜４０００Å程度成膜
する方法がある。
【００３０】以下に、成膜条件の一例を示す。反応ガス
として、モノシラン（ＳｉＨ４）、ジクロルシラン（Ｓ
ｉＨ２Ｃｌ２）、Ｈ２を用い、混合比を例えば、ＳｉＨ
４：ＳｉＨ２Ｃｌ２＝１：２０〜１：２００程度、Ｓｉ
Ｈ４：Ｈ２＝１：１００〜１：１０００程度に設定し、
ドーピングガスとして、ジボラン（Ｂ２Ｈ６）またはホ
スフィン（ＰＨ３）、アルシン（ＡｓＨ３）等を用い、
例えば、ＳｉＨ４：ＰＨ３＝１：０．００２〜１：０．
０４程度の混合比で混合する。基板温度を３００℃〜４
５０℃程度に保持し、ｒｆパワーを印加し反応ガスを分
解し、不純物をドープした低抵抗多結晶シリコンを成膜
する。この様にして形成された多結晶シリコンのシート
抵抗は２０００Åの膜厚で３０〜５０Ω／□であり、低
抵抗な多結晶シリコンを低温で成膜することができる。 尚、多結晶シリコンの形成方法はこれに限定されるもの
ではない。続いて、ゲート電極４１０をマスクとして、
Ｂ（ボロン）等をドーズ量１×１０１３〜１×１０１５
／ｃｍ２程度イオン注入し、ｐ−領域を形成する。最後
に、サイドウォール４１２を形成する。常圧ＣＶＤ法、
スパッタ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法等
で、ＳｉＯｘ、ＳｉＮｘ等の絶縁膜を５００Å〜３００
０Å程度形成し、異方性エッチングで該絶縁膜をエッチ
ングし、サイドウォール４１１を形成する。
として、モノシラン（ＳｉＨ４）、ジクロルシラン（Ｓ
ｉＨ２Ｃｌ２）、Ｈ２を用い、混合比を例えば、ＳｉＨ
４：ＳｉＨ２Ｃｌ２＝１：２０〜１：２００程度、Ｓｉ
Ｈ４：Ｈ２＝１：１００〜１：１０００程度に設定し、
ドーピングガスとして、ジボラン（Ｂ２Ｈ６）またはホ
スフィン（ＰＨ３）、アルシン（ＡｓＨ３）等を用い、
例えば、ＳｉＨ４：ＰＨ３＝１：０．００２〜１：０．
０４程度の混合比で混合する。基板温度を３００℃〜４
５０℃程度に保持し、ｒｆパワーを印加し反応ガスを分
解し、不純物をドープした低抵抗多結晶シリコンを成膜
する。この様にして形成された多結晶シリコンのシート
抵抗は２０００Åの膜厚で３０〜５０Ω／□であり、低
抵抗な多結晶シリコンを低温で成膜することができる。 尚、多結晶シリコンの形成方法はこれに限定されるもの
ではない。続いて、ゲート電極４１０をマスクとして、
Ｂ（ボロン）等をドーズ量１×１０１３〜１×１０１５
／ｃｍ２程度イオン注入し、ｐ−領域を形成する。最後
に、サイドウォール４１２を形成する。常圧ＣＶＤ法、
スパッタ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法等
で、ＳｉＯｘ、ＳｉＮｘ等の絶縁膜を５００Å〜３００
０Å程度形成し、異方性エッチングで該絶縁膜をエッチ
ングし、サイドウォール４１１を形成する。
【００３１】（ｆ）は、層間絶縁膜４０７にコンタクト
ホール４１５を開け、不純物をドープした多結晶シリコ
ン薄膜を多結晶シリコン層４０８上とゲート電極上４１
４とコンタクトホール内に選択的に成膜し、ソース・ド
レイン領域となるｐ＋領域４１３等を形成し、結晶粒界
に存在する欠陥を低減する目的で、水素ガス等を少なく
とも含む気体のプラズマ雰囲気にさらす等の方法で水素
化し、配線４１６を形成する工程である。本実施例では
、不純物をドープした多結晶シリコンを、ｐ＋領域４１
３とゲート電極上４１４及びコンタクトホール内に選択
的に形成する場合を例とする。多結晶シリコン層の形成
方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板
温度３００℃〜４５０℃程度の低温で多結晶シリコンを
膜厚５００Å〜３５００Å程度選択成長する方法が有効
である。
ホール４１５を開け、不純物をドープした多結晶シリコ
ン薄膜を多結晶シリコン層４０８上とゲート電極上４１
４とコンタクトホール内に選択的に成膜し、ソース・ド
レイン領域となるｐ＋領域４１３等を形成し、結晶粒界
に存在する欠陥を低減する目的で、水素ガス等を少なく
とも含む気体のプラズマ雰囲気にさらす等の方法で水素
化し、配線４１６を形成する工程である。本実施例では
、不純物をドープした多結晶シリコンを、ｐ＋領域４１
３とゲート電極上４１４及びコンタクトホール内に選択
的に形成する場合を例とする。多結晶シリコン層の形成
方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板
温度３００℃〜４５０℃程度の低温で多結晶シリコンを
膜厚５００Å〜３５００Å程度選択成長する方法が有効
である。
【００３２】即ち、多結晶シリコン４０８、４１０上及
びコンタクトホール４１５内のみ不純物をドープした多
結晶シリコンを選択的に成長させ、それ以外の領域（層
間絶縁膜４０７、サイドウォール４１２）には多結晶シ
リコンを成膜させない方法を用いることで、オフセット
ゲート構造のセルフアライン型のＴＦＴを低温形成する
ことができる。特に本発明では、サイドウォールを設け
、選択成長させることで、ゲート電極とソース・ドレイ
ン領域の短絡を完全に防ぐことができる。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度３００℃〜４５０℃程度の低温で多結晶
シリコンを膜厚５００Å〜３５００Å程度選択成長する
方法が有効である。以下に、成膜条件の一例を示す。反
応ガスとして、モノシラン（ＳｉＨ４）、ジクロルシラ
ン（ＳｉＨ２Ｃｌ２）、Ｈ２を用い、混合比を例えば、
ＳｉＨ４：ＳｉＨ２Ｃｌ２＝１：２０〜１：２００程度
、ＳｉＨ４：Ｈ２＝１：１００〜１：１０００程度に設
定し、ドーピングガスとして、ジボラン（Ｂ２Ｈ６）ま
たはホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）等を
用い、例えば、ＳｉＨ４：Ｂ２Ｈ６＝１：０．００２〜
１：０．０４程度の混合比で混合する。基板温度を３０
０℃〜４５０℃程度に保持し、ｒｆパワーを印加し反応
ガスを分解し、不純物をドープした低抵抗多結晶シリコ
ンを成膜する。この様にして形成した多結晶シリコンの
シート抵抗は２０００Åの膜厚で３０〜５０Ω／□であ
り、低抵抗な多結晶シリコンを低温で成膜することがで
きる。尚、多結晶シリコンの形成方法はこれに限定され
るものではない。
びコンタクトホール４１５内のみ不純物をドープした多
結晶シリコンを選択的に成長させ、それ以外の領域（層
間絶縁膜４０７、サイドウォール４１２）には多結晶シ
リコンを成膜させない方法を用いることで、オフセット
ゲート構造のセルフアライン型のＴＦＴを低温形成する
ことができる。特に本発明では、サイドウォールを設け
、選択成長させることで、ゲート電極とソース・ドレイ
ン領域の短絡を完全に防ぐことができる。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度３００℃〜４５０℃程度の低温で多結晶
シリコンを膜厚５００Å〜３５００Å程度選択成長する
方法が有効である。以下に、成膜条件の一例を示す。反
応ガスとして、モノシラン（ＳｉＨ４）、ジクロルシラ
ン（ＳｉＨ２Ｃｌ２）、Ｈ２を用い、混合比を例えば、
ＳｉＨ４：ＳｉＨ２Ｃｌ２＝１：２０〜１：２００程度
、ＳｉＨ４：Ｈ２＝１：１００〜１：１０００程度に設
定し、ドーピングガスとして、ジボラン（Ｂ２Ｈ６）ま
たはホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）等を
用い、例えば、ＳｉＨ４：Ｂ２Ｈ６＝１：０．００２〜
１：０．０４程度の混合比で混合する。基板温度を３０
０℃〜４５０℃程度に保持し、ｒｆパワーを印加し反応
ガスを分解し、不純物をドープした低抵抗多結晶シリコ
ンを成膜する。この様にして形成した多結晶シリコンの
シート抵抗は２０００Åの膜厚で３０〜５０Ω／□であ
り、低抵抗な多結晶シリコンを低温で成膜することがで
きる。尚、多結晶シリコンの形成方法はこれに限定され
るものではない。
【００３３】尚、本発明は、図１〜図４に示した実施例
に限定されるものではない。本発明は、絶縁基板上に形
成したｐｏｌｙ−ＳｉＴＦＴをはじめ、少なくともチャ
ンネル領域の一部が非単結晶半導体で形成された絶縁ゲ
ート型半導体素子全般に応用できる。
に限定されるものではない。本発明は、絶縁基板上に形
成したｐｏｌｙ−ＳｉＴＦＴをはじめ、少なくともチャ
ンネル領域の一部が非単結晶半導体で形成された絶縁ゲ
ート型半導体素子全般に応用できる。
【００３４】
【発明の効果】以上述べたように、本発明によれば、ｐ
ｏｌｙ−ＳｉＴＦＴのオン電流特性及びオフ電流特性が
大幅に改善される。また、本発明のＴＦＴ構造及びその
製造方法によれば、オフセット構造やＬＤＤ構造を有す
るＴＦＴを低温で簡便なプロセスで形成できる。また、
本発明は、三次元ＩＣの他にも、液晶表示パネルや密着
型イメージセンサにも応用でき、それらの素子をガラス
基板上に低温で作成することもできる。
ｏｌｙ−ＳｉＴＦＴのオン電流特性及びオフ電流特性が
大幅に改善される。また、本発明のＴＦＴ構造及びその
製造方法によれば、オフセット構造やＬＤＤ構造を有す
るＴＦＴを低温で簡便なプロセスで形成できる。また、
本発明は、三次元ＩＣの他にも、液晶表示パネルや密着
型イメージセンサにも応用でき、それらの素子をガラス
基板上に低温で作成することもできる。
【００３５】また、本発明は、図１〜図４の実施例に示
したｐｏｌｙ−ＳｉＴＦＴ以外にも、チャンネル領域の
少なくとも一部が非単結晶半導体で形成された絶縁ゲー
ト型半導体素子全般に応用できる。
したｐｏｌｙ−ＳｉＴＦＴ以外にも、チャンネル領域の
少なくとも一部が非単結晶半導体で形成された絶縁ゲー
ト型半導体素子全般に応用できる。
【図１】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図２】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図３】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図４】本発明の実施例における半導体装置の製造工程
図である。
図である。
Claims (11)
- 【請求項１】 絶縁ゲート型半導体装置のチャンネル
領域がシリコンを主体とする非単結晶半導体で形成され
た半導体装置において、サイドウォールを有するゲート
電極、非単結晶半導体領域の一部に形成された低濃度の
不純物を含む領域、該低濃度の不純物を含む領域上に形
成されたソース・ドレイン領域を成す高濃度の不純物を
含む薄膜を少なくとも有することを特徴とする半導体装
置。 - 【請求項２】 前記半導体装置が三次元ＩＣの積層部
の素子として形成されたことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記チャンネル領域を成すシリコンを
主体とする多結晶半導体層の膜厚が５０Å〜２５０Åで
あることを特徴とする請求項１または請求項２記載の半
導体装置。 - 【請求項４】 前記多結晶半導体層の結晶化率が９９
．５％以上であることを特徴とする請求項１、請求項２
、請求項３記載の半導体装置。 - 【請求項５】 前記ソース・ドレイン領域を成す薄膜
が不純物をドープした多結晶シリコンより成ることを特
徴とする請求項１、請求項２、請求項３、請求項４記載
の半導体装置。 - 【請求項６】 前記不純物をドープした多結晶シリコ
ン層の抵抗率が５×１０−４Ω・ｃｍ以下であることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】 絶縁ゲート型半導体装置のチャンネル
領域がシリコンを主体とする非単結晶半導体で形成され
た半導体装置において、チャンネル領域を成すシリコン
を主体とする非単結晶半導体層の下部にゲート絶縁膜を
挟んで形成された下部ゲート電極、該チャンネル領域を
成すシリコンを主体とする非単結晶半導体層の上部にゲ
ート絶縁膜を挟んで形成されたサイドウォールを有する
上部ゲート電極、該チャンネル領域を成すシリコンを主
体とする非単結晶半導体領域に隣接して形成された低濃
度の不純物を含む非単結晶半導体領域、該低濃度の不純
物を含む非単結晶半導体領域上に形成されたソース・ド
レイン領域を成す高濃度の不純物を含む薄膜を少なくと
も有することを特徴とする半導体装置。 - 【請求項８】 前記下部ゲート電極のゲート端が前記
上部ゲート電極のサイドウォールの外側の端よりも内側
に入っていることを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 絶縁ゲート型半導体装置のチャンネル
領域がシリコンを主体とする非単結晶半導体で形成され
た半導体装置の製造方法において、非単結晶半導体層を
形成する工程、ゲート絶縁膜を形成する工程、ゲート電
極を形成し、セルフアライン法で該非単結晶半導体層の
一部に低濃度の不純物を含む領域を形成する工程、該ゲ
ート電極にサイドウォールを形成する工程、該低濃度の
不純物を含む領域の少なくとも一部の上に選択的にソー
ス・ドレイン領域を成す高濃度の不純物を含む薄膜を形
成する工程を少なくとも有することを特徴とする半導体
装置の製造方法。 - 【請求項１０】 前記ソース・ドレイン領域を成す薄
膜を形成する工程において、前記薄膜が少なくともサイ
ドウォール上には成膜しない条件で選択的に成膜するこ
とを特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】 チャンネル領域を成すシリコンを主
体とする非単結晶半導体層を、弗素、塩素の内の少なく
とも一方の元素を含むガスを少なくとも用い、更にジボ
ラン等のドーピングガスを添加し、前記ガスをプラズマ
状に励起分解し、成膜する工程を少なくとも有すること
を特徴とする請求項９または請求項１０記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03092120A JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03092120A JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (2)
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751037A (en) * | 1995-07-27 | 1998-05-12 | Sony Corporation | Non-volatile memory cell having dual gate electrodes |
| KR100306802B1 (ko) * | 1998-06-25 | 2002-05-13 | 박종섭 | 폴리실리콘-박막트랜지스터및그의제조방법 |
| US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
| JP2012238850A (ja) * | 2011-04-29 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013515359A (ja) * | 2009-12-21 | 2013-05-02 | アイメック | ダブルゲートナノ構造ｆｅｔ |
| JP2023110044A (ja) * | 2011-12-22 | 2023-08-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-04-23 JP JP03092120A patent/JP3134336B2/ja not_active Expired - Lifetime
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| JP2024123197A (ja) * | 2011-12-22 | 2024-09-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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