JPH0432426B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数の演算器と複数のレジスタを有
し、レジスタ−レジスタ演算を、異なる演算器を
同時動作させることにより、並列に実行するため
の処理装置に関し、とくにベクトルデータに対す
る上記演算を実行するのに好適なデータ処理装置
に関する。

〔発明の背景〕

大規模な技術計算の分野では多量のデータに対
する多量の演算が必要である。高速な計算機では
演算器を複数個用意し、並列に動作させる方式が
採用されている。

第１図は、従来のベクトル処理装置の概略構成
図である。１０は主記憶ユニツトMS、２０〜２
３は並列動作可能なパイプライン型演算器群、５
０は16本の互いに独立に読出しと書込みが可能な
ベクトルレジスタ群である。

第１図の丸印中のＲ０，Ｒ１等はレジスタ番号
を示しており、第２図のレジスタ群５０の各箱が
１個のベクトルレジスタを示している。

なお、レジスタ数、演算器数はここでは説明の
便宜上それぞれ16，４と仮定してある。６０は各
レジスタからの一要素ずつ順次読出されたベクト
ルデータを、MS１０又は演算器２０〜２３のい
ずれかに並列に送出する第１の選択回路であり、
各レジスタＲ０〜Ｒ１５と演算器２０〜２３また
はMS１０との対応づけはプログラム命令により
自由に指定される。７０は、MS１０からの読出
しデータ又は複数の演算器２０，２１，２２，２
３からの演算結果ベクトルを、レジスタ群５０の
いずれかに一要素ずつパイプラインで並列に送出
することの出来る第２の選択回路である。

選択回路６０は、MS１０に対する２つの入力
線８０，８１および演算器２０〜２３に対する８
つの入力線８２〜８３の各々に、レジスタＲ０〜
Ｒ１５の内の任意のレジスタの出力を接続する10
個の部分選択回路からなる。同様に選択回路７０
はMS１０からの出力線９１，９２および演算器
２０〜２３からの４つの出力線９３〜９６の各々
をレジスタＲ０〜Ｒ１５の任意の一つに接続する
ための６個の部分分配回路からなる。このため、
制御回路８０は、命令を順次解読し、解読した命
令が必要とするリソース（演算器又はMS）とレ
ジスタとに依存して、選択回路６０を構成する８
つの部分選択回路にオペランドレジスタ番号Rj
１〜Rj８を出力し、選択回路７０を選択する６
つの部分分配回路に結果レジスタ番号Ri１〜Ri
６を出力するようになつている。

各ベクトルレジスタＲ０〜Ｒ１５からのベクト
ルデータを順次読出すことあるいは、各ベクトル
レジスタＲ０〜Ｒ１５に演算器２０〜２３から順
次出力される演算結果ベクトルを格納することも
この制御回路８０により制御される。

このようなベクトルデータ処理装置は、本件出
願人の出願にかかる特願昭56−210392号に記載さ
れている。

この種のベクトルデータ処理装置は、命令でオ
ペランドレジスタとして指定された一つ又は二つ
のベクトルレジスタからベクトルデータが順次読
み出されて、演算器２０〜２３のいずれかに送ら
れ、その演算結果が命令で結果レジスタとして指
定された一つのレジスタに順次格納される。ま
た、命令で指定されたベクトルレジスタの内容が
MS１０に格納されたり、あるいは命令で指定さ
れたベクトルレジスタにMS１０内のベクトルデ
ータが転送される。したがつて、全く別々の、オ
ペランドレジスタ又は結果レジスタ又はリソース
（演算器又はMS）を用いる複数の命令の演算が
互いに並列に実行される。

また、先行する第１の命令で結果レジスタとし
て指定されたレジスタを後続の第２の命令がオペ
ランドレジスタとして利用する場合でも、第１の
命令の演算が終了する前に第２の命令の演算が開
示されるようになつている。結果として、第１，
第２の命令が部分的に並列に実行される。この技
術はチエイニングと呼ばれている。

以下、次のベクトル演算を例にして、上記特許
出願の技術に基づく第１図の装置の動作を説明す
る。

ｚ〔｛（ｘ＋ａ）〓ｂ｝＋ｃ〕〓ｙ ここで、ｘとｙはMS１０に存在する変数ベク
トルであり、ａとｂとｃはすでにMS１０より読
出された、レジスタＲ１，Ｒ５，Ｒ９に格納され
た定数ベクトルであり、ｚは計算結果としてMS
１０に書込みたい変数ベクトルである。

第２図は、４個の演算器２０〜２３とMS１０
が９個のレジスタＲ０，Ｒ１，Ｒ４，Ｒ５，Ｒ
８，Ｒ９，Ｒ１２〜Ｒ１４を介して結合して並列
に行われるベクトル演算動作の模式図である。

MS１０からベクトルｘをレジスタＲ０に転送
することを指定する第１の命令が実行される。こ
の命令の実行により、MS１０よりベクトルｘが
順次、たとえば線９１に読出される。選択回路７
０は、この第１の命令の解読の結果として、制御
回路８０から与えられる信号に応答して、線９１
をレジスタＲ０の入力に接続する。こうして、制
御回路８０の動作により、レジスタＲ０にベクト
ルｘの要素が順次格納される。一方、この間レジ
スタＲ０とＲ１内のベクトルの加算を指示する第
２の命令が、実行開始される。しかし、この命令
が必要とするレジスタＲ０は先行する第１の命令
によりベクトルがそこに格納されるので、上述の
制御回路８０は、レジスタＲ０，Ｒ１からのベク
トルの転送開始をすぐにはしない。この制御回路
８０はベクトルｘの先項要素がレジスタＲ０に格
納されると、レジスタＲ０，Ｒ１に格納されてい
るベクトルの先頭要素対の転送を開始する。一
方、選択回路６０はこの第２の命令の解読の結果
として制御回路８０から与えられる信号に応答し
てレジスタＲ０，Ｒ１の出力をそれぞれ、線８
２，８３に接続する。こうして、ベクトルｘ，ａ
の先頭要素の対が演算器２０に転送される。以
下、同様にして、これらのベクトルの残りの要素
が順次演算器２０に送られる。演算器２０は、順
次入力される要素対に対して加算をパイプライン
的に実行し、順次結果を出力する。選択回路７０
は、第２の命令の解続の結果として制御回路８０
から与えられる信号に応答して、あらかじめ、演
算器２０の出力線９３を、第２の命令が結果レジ
スタとして指定するレジスタＲ４に接続する。上
述の制御回路８０は、演算器２０から順次送られ
てくる、結果ベクトルｘ＋ａの各要素を順次レジ
スタＲ４に書き込む。

このようにして、ベクトルｘがレジスタＲ０に
格納開始され次第、この格納に並行して、演算器
２０によるベクトル演算が実行され、結果がレジ
スタＲ４に格納される。

以下同様に、レジスタＲ４とＲ５内のベクトル
の乗算を指定する第３の命令が、ベクトルｘ＋ａ
がレジスタＲ４に格納されるのに並行して、実行
され、演算器２１から出力される乗算結果ベクト
ル（ｘ×ａ）〓ｂがこの第３の命令が指定するレ
ジスタＲ８に順次格納される。

同様に、レジスタＲ８とＲ９内のベクトルの加
算を指定する第４の命令が、ベクトル（ｘ＋ａ）
〓ｂがレジスタＲ８に格納されるのに並行して実
行され、演算器２２から出力される加算結果ベク
トル（ｘ＋ｃ）〓ｂ＋ｃがこの第４の命令が指定
するレジスタＲ１２に格納される。

さらに、ベクトルｙをレジスタＲ１３に格納す
べきことを指定する第５の命令が適当なタイミン
グで実行され、ベクトルｙがMS１０から順次レ
ジスタＲ１３にストアされる。この第４，第５の
命令の後に、レジスタＲ１２，Ｒ１３の内容を加
算して結果をレジスタＲ１４に格納すべきことを
指示する第６の命令が実行される。上述の制御回
路８０は、レジスタＲ１２，Ｒ１３にベクトル
（ｘ＋ａ）〓ｂ＋ｃとベクトルｙの先頭要素対が
格納された後、この要素対を読出す。選択回路６
０を介してこれらの要素対が演算器２３から送ら
れ、乗算結果が選択回路７０を介してレジスタＲ
１４にストアされる。以下同様にして、他の要素
対に対する演算が実行される。

次に、このレジスタＲ１４の内容をMS１０へ
転送すべき命令が、演算器２３からの結果ベクト
ルの先頭要素がレジスタＲ１４に格納され次第、
実行され、MS１０に最終結果ベクトルが順次格
納される。

上述した各命令の実行において選択回路６０，
７０は制御回路８０からレジスタ番号を受けと
り、これらに応答してそれぞれ線８０〜８９とレ
ジスタＲ０〜Ｒ１４の接続あるいは線９１〜９６
とレジスタＲ０〜Ｒ１９の接続を制御することは
言うまでもない。

このように従来のベクトル処理装置では、互い
に異なるリソース又はレジスタを必要とする命令
だけでなく、先行の命令の結果レジスタと後方の
命令のオペランドレジスタが一致する場合でも、
後方の命令を先行の命令の最初の結果ベクトル要
素が求まり次第実行開始し、もつてこれら二つの
命令を実行的に並列に実行している。

このような動作が可能であるのは、制御回路８
０によりベクトルレジスタへの書込み、読み出
し，書込んだベクトル要素をただちによみ出すよ
うに制御する制御回路８０とともに、ベクトルレ
ジスタとリソースとの接続を制御する選択回路６
０，７０の動作による。

上述の説明から明らかなごとく、これらの選択
回路は、任意のレジスタと任意のリソースとを接
続可能になつている。

しかし、このような従来技術では、回路要素の
配置上の制約および選択回路での遅延時間による
動作速度上の制約という問題がある。

たとえば選択回路６０では、レジスタ群５０の
読出し出力データ線群５１（すなわち選択回路の
入力信号群）と、MS１０へのデータ線８０，８
１と演算器２０〜２３へのデータ８２〜８９が短
かくかつ一ケ所に集中していることが信号線上の
信号伝播時間を小さくするために望まれる。しか
しこの要求を満すためには、MS１０も演算器２
０〜２３もレジスタ群５０の近傍に集中する必要
が生じるが、演算器３０〜２３やレジスタＲ０〜
Ｒ１５の個数を増加する場合には、このような物
理的配置は非常に困難となる。したがつて、上述
の信号線上の信号伝播時間を十分小さくできなく
なる。同じことは演算器２０〜２３の出力線９３
〜９６についても言える。

また選択回路６０，７０の回路規模は、入力数
と出力数の積に比例すると考えられる。たとえば
部分選択回路で構成する場合ｎ入力から１つを選
択する選択回路は入力数ｎに比例した大きさとな
り、またｎ入力ｍ出力の選択回路はｎ入力の選択
回路をｍ個を用いて実現できるからである。部分
分配回路で構成する場合にも、ｍ個の部分分配回
路は出力数ｍに比例するのでｎ入力ｍ出力の選択
回路はｎ個の部分分配回路を組合せて実現できる
からである。詳細は第５図を用いて説明する。し
たがつて、選択回路６０，７０はレジスタ数と演
算器数の増加にそれぞれ比例して規模が増大する
問題点を持つている。

このため、選択回路６０，７０自身における信
号伝播時間がレジスタ数，演算器数の増大に伴い
増大せざるをえないという問題が生じる。

〔発明の目的〕

本発明の目的は、演算器とレジスタの個数の増
加にもかかわらず選択回路の回路規模が飛躍的に
増加することを防止するとともに、選択回路を物
理的に分散できるデータ処理装置を提供すること
を目的としている。

〔発明の概要〕

本発明では、レジスタを複数のグループに分
け、各グループごとにあらかじめ定めた第１の一
部のリソースの入力に各グループの任意のレジス
タの出力を選択的に接続する第１の選択回路と、
各グループごとに定めた第２の一部のリソースの
出力を各グループの任意のレジスタの入力に選択
的に接続する第２の選択回路を設けた。

〔発明の実施例〕

第３図は本発明の第１の実施例を示す。この実
施例ではベクトルレジスタＲ０〜Ｒ１５は４つの
グループ３５ａ〜３５ｄに分けられ、それぞれに
はレジスタＲ０〜Ｒ３，Ｒ４〜Ｒ７，Ｒ８〜Ｒ１
１，Ｒ１２〜Ｒ１５が割りあてられている。各グ
ループごとに選択回路３３ａ，３４ａ；３３ｂ，
３４ｂ；３３ｃ，３４ｃ；３３ｄ，３４ｄが設け
られている。レジスタグループ３５ａの出力は選
択回路３３ａによりMS１０又は演算器３８ａの
二つの入力にそれぞれ線４１ａ，３１ａ，３２ａ
を介して接続される。このため、選択回路３３ａ
は信号線４１ａ，３１ａ，３２ａをそれぞれレジ
スタＲ０〜Ｒ３の任意の一つに接続するための３
つの部分選択回路（図示せず）からなり、各部分
選択回路は制御回路８０から与えられるレジスタ
識別信号に応答するようになつている。同様に選
択回路３４ａはレジスタグループ３５ａの各レジ
スタの入力に、MS１０の出力線４２ａと、この
グループに割りあてられた演算器３８ａの出力線
４４ａと、レジスタグループ３５ｂに割りあてら
れた演算器３８ｂの出力線４４ｂを選択的に接続
する。このため選択回路３４ａはこれらの信号線
４２ａ，４４ａ，４４ｂに対応して設けられた三
つの部分分配回路（図示せず）からなる。

このように、レジスタグループ３５ａ、選択回
路３３ａ，３４ａ、演算器３８ａにより一つのサ
ブシステム３０ａが構成される。同様にして、レ
ジスタグループ３５ｂ〜３５ｄに対して同様のサ
ブシステム３０ｂ〜３０ｄが構成される。サブシ
ステム３０ｄは、演算器３８ｃの出力線４４ｃが
選択回路３４ｄに入力されている点でのみサブシ
ステム３０ａと異なり、サブシステム３０ｂ，３
０ｃの選択回路３３ｂ，３３ｃは、MS１０に接
続されていない点で他の選択回路３３ａ，３３ｄ
と異なる。また、選択回路３４ｂには演算器３８
ａ，３８ｃの出力線４４ａ，４４ｃが入力され、
MS１０の出力が入力されない点で、又選択回路
３４ｃには演算器３８ｂ，３８ｄの出力線４４
ｂ，４４ｄが入力され、MS１０の出力が入力さ
れていない点で他の選択回路３４ａ，３４ｄと異
なる。

本実施例で特徴的なのは、各サブシステムで
は、レジスタグループ内の任意のレジスタ内のベ
クトルデータ間の演算が、各グループごとに割り
あてられた演算器で実行でき、その結果ベクトル
が同じグループ内の任意のレジスタに格納される
とともに、その結果ベクトルが他の一部のサブシ
ステム内のレジスタグループに格納可能なことで
ある。

すなわち、選択回路３３ａ〜３３ｄには、それ
ぞれ一部のリソースと一部のレジスタが割りあて
られ、選択回路３４ａ〜３４ｄにもそれぞれ一部
のリソースと一部のレジスタが割りあてられてい
て、かつ、各選択回路３３ａ〜３３ｄに割りあて
られている演算器の数は、選択回路３４ａ〜３４
ｄに割りあてられている演算器の数より少ないこ
とである。一般に演算器は複数の入力を必要とす
るのに対し、出力は一つである。したがつて、第
２の選択回路３４ａ〜３４ｄに接続される演算器
の数が第１の選択回路３３ａ〜３３ｄに接続され
る演算器の数より多くしても、第２の選択回路の
構成はそれほど複雑にならない。たとえば第３図
では第２選択回路３４ｂの入力線数は３つの演算
器３８ａ〜３８ｄのそれぞれの出力の合計３に等
しい。一方、第１の選択回路３３ｂの出力線数は
演算器３８ｂに対する二つの入力線の数に等し
い。

第３図でさらに特徴的な点は、各演算器の出力
は、同時に複数の第２の選択回路に入力されてい
ることである。たとえば、演算器３８ｂの出力線
４４ｂは三つの選択回路３４ａ〜ｃに接続されて
いる。この結果、演算器３８ｂの出力ベクトルは
選択回路３４ｂを介してベクトルレジスタＲ４〜
Ｒ７のいずれかに格納することができるだけでな
く、他のレジスタ、たとえばＲ８〜Ｒ１１あるい
はＲ０〜Ｒ３のいずれにも格納できる。たとえば
レジスタＲ０に演算器３８ｂの結果ベクトルが格
納されると、この結果ベクトルをレジスタＲ０か
ら演算器３８ａに送出すれば、この結果ベクトル
に対して引続き演算器３８ａによる演算を実行す
ることができる。

また、第３図において、あるレジスタ、たとえ
ばＲ１内のベクトルに対して演算器３８ｂにおけ
る演算を施す必要が生じた場合、レジスタＲ１の
内容を第１選択回路３３ａを介して演算器３８ａ
に送り、このベクトルに対して演算器３８ａでは
何の演算をも施さないで、選択回路３４ｂを介し
てレジスタ、たとえばＲ４に送出する。このレジ
スタＲ４内のベクトルをよみ出し、演算器３８ｂ
で演算をさせる。このように、本実施例では、別
の演算器での演算のために、ある演算器に対して
ベクトルを素通りさせるという無駄な処理が必要
となる。これは、任意の選択器に任意のベクトル
レジスタを接続するように選択回路を構成しなか
つた結果である。このような無駄な処理を少なく
するためには、演算器３８ａ〜３８ｄの各々が、
装置全体として必要とする複数の種類の演算をす
べて実行可能に構成しておくのがよい。また、そ
うでない場合でも、プログラムをコンパイルする
ときに、出来るだけ上記無駄な転送が少なくなる
ように、各命令に対するレジスタの割りあてを行
えばよい。

なお、第３図でさらに特徴的なのは、各グルー
プのレジスタ数が等しいために、第２選択回路３
４ａ〜３４ｄの出力線数が等しく、また、第２選
択回路３４ａ〜３４ｄの各々は３つのソリースの
出力が割りあてられているために、第２選択回路
３４ａ〜３４ｄのそれぞれの入力線数がともに等
しいということである。第２選択回路３４ａ，３
４ｄにはMS１０の出力が入力されているが、こ
れらの選択回路３４ａ，３４とに入力されている
演算器の出力数は２つである。したがつて、第２
選択回路３４ａ〜ｄの入力線数は互いに等しい。
このことは、これらの回路を同一構成にするのを
容易にする。

第１選択回路３３ａ，３３ｄの出力線数が３で
あるのに対して第１選択回路３３ｂ，３３ｃの出
力線数は２である。これは、MS１０が第１選択
回路３３ａ，３３ｄにのみ接続されているからで
ある。もし、MS１０がさらに二つのデータ入力
端子を有するならば、第１選択回路３３ｂ，３３
ｃの出力がMS１０に接続されるように、第１選
択回路３３ｂ，３３ｃを構成することが可能とな
る。この場合、第１選択回路３３ａ〜ｄのそれぞ
れの入力線数，出力線数は互いに等しくなる。

なお、制御回路８０は、従来と同様に、第１の
選択回路３３ａ〜３３ｄに対して、選択すべきレ
ジスタ番号を入力する。但し、このレジスタ番号
は、各選択回路の出力線の各々に対応して与えら
れる。同様に制御回路８０は、第２の選択回路３
４ａ〜３４ｄの各々に対して選択のためのレジス
タ番号を入力する。なお、レジスタ番号を選択回
路３３ａ〜３３ｄごとに設けた信号線を介してこ
れらの選択回路に入力するときには、制御回路８
０が送出するレジスタ番号は、各グループの４つ
のレジスタを識別しうる番号信号（すなわちレジ
スタ番号の下位２ビツト）のみでよい。たとえ
ば、第１選択回路３３ｂに対応するレジスタＲ４
〜Ｒ７の番号４〜７の代りにそれぞれ０〜３の番
号をこの第２選択回路３３ｂに与えればよい。第
２選択回路３４ａ〜３４ｄに与えるレジスタ番号
についても同様のことがいえる。

詳細は後に第５図，第６図を参照して説明す
る。

なお、制御回路８０はレジスタＲ０〜Ｒ１５の
書込み、読出しを制御する信号CONTROLSをこ
れらのベクトルレジスタに送出するのは従来と同
じである。

以上から分かるように、本実施例では、４つの
サブユニツト３０ａ〜３０ｄより構成され、それ
らの回路構成をきわめて類似の構成にできる。と
くに、演算器３８ａ〜３８ｄがいろいろの演算が
実行できる汎用の演算器のときには、演算器を含
めて、類似もしくは同一の回路構成からなるサブ
ユニツトにより構成されるので装置製造も容易で
かつ、増設も容易となる。

第４図は本発明の第２の実施例で、二つのサブ
ユニツト３０ａ，３０ｂからなる場合を示す。選
択回路３３ａ，３３ｂ，３４ａ，３４ｂはそれぞ
れ８つのベクトルレジスタＲ０〜Ｒ７又はＲ８〜
Ｒ１５に接続されている。また、第１選択回路３
３ａ，３３ｂの出力は演算器３８ａとMS１０お
よび演算器３８ｂとMS１０にそれぞれ接続され
ているが、第２選択回路３４ａ，３４ｂの入力は
ともに演算器３８ａ，３８ｂ，MS１０のいずれ
にも接続されている。その他は第３図と本質的に
同じである。

この例の場合、第１選択回路３３ａ，３３ｂの
入力線と出力線は互いに等しい。同じことが第２
選択回路３４ａ，３４ｂについても言える。

以下、第３図の実施例に基づいて、第２図で示
した演算を第１図の装置と全く同じように実行で
きることを示す。MS１０上に格納されたベクト
ル変数ｘは、一要素ずつパイプラインでデータ線
４２ａを経由してサブユニツト３０ａの選択回路
３４ａに入力される。以下ベクトル形式のデータ
はすべて一要素ずつパイプラインで転送される。
第５図は選択回路３４ａの詳細な実施例を示した
ものである。MS１０からのベクトル変数ｘは、
一要素ずつパイプラインでデータ線４２ａを経由
して４出力デコーダ（部分分配器）３８１に入力
される。デコーダ３８１，３８２，３８３は、
EN入力ピンが“１”の時２ビツトのＡ入力ピン
が指示する出力ピン（０，１，２，３出力ピン）
のいずれかを１本を“１”とする。EN入力ピン
が“０”の時は４本の出力ピンはいずれも“０”
である。このデコーダは、EN入力ピンの内容を
Ａ入力ピンの指示に従い４つに分配する部分分配
回路と見なすことができる。レジスタ３４１は、
入力４２ａの分配すべき行先すなわち書込みレジ
スタ番号の下位２ビツトを格納している。したが
つて、ｘの各要素はレジスタ３４１の指示に従い
デコーダ３８１、ORゲート３４５を経由してレ
ジスタＲ０への入力線３７１に出力される。以
下、デコーダ３８２とレジスタ３４２はデータ入
力線４４ａと対応し、デコーダ３８３とレジスタ
３４３はデータ入力線４４ｂと対応している。ま
た、ORゲート３４６，３４７，３４８とその出
力３７２，３７３，３７４はそれぞれレジスタＲ
１，Ｒ２，Ｒ３と対応している。この様に、ｍ入
力ｎ出力の選択回路は、ｍ個の（log₂n）ビツト
のレジスタと、ｍ個のｎ出力デコーダとｎ個のｍ
入力ORゲートで実現できる。さらにORゲート
は結線論理により省略しても良い。

この様に、第３図のレジスタＲ０にはベクトル
変数ｘの要素が順次書込まれていく。同時にレジ
スタＲ０に書込まれた内容は書込みと並列に、選
択回路３３ａとデータ線３１ａを経由して演算器
３８ａに順次送出される。これと同期してレジス
タＲ１中にあらかじめ格納されていたベクトル定
数ａの要素も選択回路３３ａとデータ線３２ａを
経由して演算器３８ａに送出される。

第６図は４入力３出力型の選択回路３３ａの詳
細な実施例を示したものであり、３個の４入力セ
レクタを用いて実現されている。データ線群３６
ａ中のデータ線３６１，３６２，３６３，３６４
はそれぞれレジスタＲ０，Ｒ１，Ｒ２，Ｒ３から
の読出しデータを転送するために使用される。レ
ジスタ３３１とセレクタ３３５はデータ線４１ａ
を経由するMS１０への転送データと対応してお
り、レジスタ３３２とセレクタ３３６のデータ線
３１ａを経由する演算器３８ａの左側入力データ
と対応しており、レジスタ３３３とセレクタ３３
７はデータ線３２ａを経由する演算器３８ａの右
側入力と対応している。

第６図に示した様にｍ入力ｎ入力の選択回路
は、ｎ個の（log₂m）ビツトのレジスタとｎ個の
ｍ入力セレクタによつても実現できる。第５図と
はレジスタが出力対応に存在している点に特徴が
ある。

第３図の演算器３８ａは、ベクトル変数ｘとベ
クトル定数ａの加算を一要素ずつパイプラインで
実行し、ベクトル中間結果（ｘ＋ａ）はデータ線
４５ａと選択回路３４ｂを経由して、レジスタ群
３５ｂ中のレジスタＲ４に書込まれる。

以下同様に、演算器３８ｂはレジスタＲ４中の
ベクトル中間結果（ｘ＋ａ）とＲ５中のベクトル
定数ｂの乗算をレジスタＲ４への格納と同時的に
実行し、ベクトル中間結果（（ｘ＋ａ）＋ｂ）は、
レジスタＲ８に格納される。

演算器３８ｃは、レジスタＲ８中のベクトル中
間結果（（ｘ＋ａ）〓ｂ）とレジスタＲ９中のベ
クトル定数ｃとの加算をレジスタＲ８への格納と
並行して実行し、ベクトル中間結果（（（ｘ＋ａ）
〓ｂ）＋ｃ）をレジスタＲ１２に格納する。

同時にMS１０中のベクトル変数ｙは、データ
線４３ｄと選択回路３４ｄを経由してレジスタＲ
１３に書込まれる。演算器３８ｄは、レジスタＲ
１２中のベクトル中間結果（（（ｘ＋ａ）〓ｂ）＋
ｃ）とレジスタＲ１３中のベクトル変数ｙの乗算
を実行し、ベクトル最終結果はレジスタＲ１４に
書込まれ、さらにレジスタＲ１４より選択回路３
３ｄとデータ線４１ｄを経由してMS中のベクト
ル変数ｚに、レジスタ１４への書込みと並行して
格納される。

この様にサブユニツト４個とMSを組合せた第
３図に示す装置においても、第２図に示す装置と
全く同様にチエイニング方式による演算器の並列
動作が実現できる。

第３図又は第４図に示した実施例では、サブユ
ニツトを１個の演算器と４個ないし８個のベクト
ルレジスタにより構成した例を示しているが、任
意の個数の演算器とベクトルレジスタの組合せが
可能なことは勿論である。

また、第３図において選択回路３３ａ，３３ｄ
の出力４１ａ，４１ｄを省略することも可能であ
る。

すなわち、線４１ａ，４１ｄの代りに、それぞ
れ、演算器３８ａの出力線４４ａと演算器３８ｄ
の出力線４４ｄをMS１０への入力とするもので
ある。このためには制御回路８０は演算器３８
ａ，３８ｄの出力を直接MSへ書込むように制御
するものでなければならない。

以上の説明は、ベクトルレジスタとパイプライ
ン演算器による本発明をベクトル演算装置に適用
した実施例を示したが、本発明はベクトル演算装
置に限定されない。たとえば、ｘ＝（ａ〓ｂ）＋
（ｃ〓ｄ）＋（ｅ〓ｆ）＋（ｇ〓ｈ）の様なスカラ演
算においても適用可能である。このためには、レ
ジスタＲ０〜Ｒ１７をスカラレジスタとすればよ
い。また演算器３８ａ〜３８ｄはパイプラインで
ない演算器に置換えてもよい。この結果、上記演
算における４つの乗算が並列に実行可能となる。

なお、以上の実施例においては、制御回路８０
からは第１，第２の選択回路には、各リソースご
とに、それに接続されるべきレジスタ番号を入力
した。しかし、第１選択回路の構成を変更し、リ
ソースの番号と、そこに接続されるべき読出しレ
ジスタ番号との組に応答するように構成してもよ
い。同様に第２選択回路を、リソース番号とそれ
に接続されるべきレジスタ番号との組に応答する
ように構成することも可能である。

次に、本発明による効果の例を第２図と第３図
を用いて説明する。すでに第６図で述べたよう
に、ｍ入力ｎ出力の選択回路はｎ個のｍ入力セレ
クタを用いて実現できる。ここでデータ線１ビツ
ト当りの論理規模をテキサスインスツルメント社
の74シリーズのTTLのICを用いた場合を例に比
較を行う。16入力セレクタは、2ICエリア（1IC
エリアはICの基準のエリア）を占める74150型
IC1個を使用し、８入力セレクタおよび６入力セ
レクタは1ICエリアを占める74151型IC1個を使用
し、４入力セレクタおよび３入力セレクタは1IC
エリアを占める74153型ICの半分を使用すること
を仮定する。

従来の第２図の16入力10出力の選択回路６０で
は16入力セレクタを10個必要とするので１ビツト
当り２×10＝20ICエリアを占有する。

本発明の実施例を示す第３図では、４入力３出
力の選択回路３３ａ−ｄは、４入力セレクタを３
×４個必要とするので１ビツト当に1/2×３×４
＝6ICエリアを占有する。

従つて第３図の実施例では選択回路の中心とな
るセレクタに必要なICエリアは１ビツト当り、
従来の20ICエリアより70％小さい６エリアに減
少させることが可能になつている。

選択回路７０に関しても同様にICエリアの減
少が期待できる。デコードICのエリアだけを考
えると選択回路７０は１ビツト当り16出力のデコ
ーダ（2ICエリアを占有する74154型ICを６個使
用し12ICエリアを占有する。一方選択回路３４
ａは出力デコーダ（74155型の半分すなわち1/2
ICエリア）を３個、全体として12個、ICエリア
は合計6ICエリアで良い。

従来例を示す第２図では、物理的な分散が困難
であつた選択回路６０および７０が、本発明の実
施例を示す第４図ではそれぞれ選択回路３３ａ〜
ｄおよび３４ａ〜ｄに分散しており、第２図より
物理的な配置の制約が大巾に緩和されている。

また、サブユニツト３３ａ〜ｄはまつたく同一
構成とすることも可能であり、第３図においてサ
ブユニツトの個数の変更は選択回路３３ａ〜ｄお
よび選択回路３４ａ〜ｄを変更することなく実現
できる。

なお、本発明によれば、任意の演算器を任意の
レジスタに接続できないためプログラムをコンパ
イルするときにコンパイラに対して制約が生じ
る。しかし、この制約はコンパイラの工夫により
解決可能である。

〔発明の効果〕

以上述べたごとく、本発明によれば、並列処理
を実質的に妨げないで、小さな回路規模の選択回
路を使用することができる。

【図面の簡単な説明】

第１図は並列に実行したいベクトル演算例（チ
エイニング）の模式図、第２図は従来のベクトル
演算装置の概略構成図、第３図は本発明の１実施
例の構成図、第４図は本発明の第２の実施例の構
成図、第５図は第３図の実施例に用いる第１選択
回路構成図、第６図は第３図の実施例に用いる第
２選択回路の構成図。 １０…主記憶ユニツト（MS）、３０ａ−ｄ…
サブユニツト、３３ａ−ｄ…ベクトルレジスタ読
出し出力用選択回路、３５ａ−ｄ…ベクトルレジ
スタ群、３８ａ−ｄ…演算器、３４ａ−ｄ…ベク
トルレジスタ書込み入力用選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の演算手段と、複数のレジスタと、該複
   数のレジスタの出力を該複数の演算手段に選択的
   に入力し、該複数の演算手段の出力を該複数のレ
   ジスタに選択的に入力するための選択手段と、プ
   ログラム命令に応答して該選択手段を制御する手
   段とを有し、 該複数のレジスタは複数のグループに分けら
   れ、 該選択手段は、あるグループ内の任意のレジス
   タの出力を選択的に、そのグループに対応してあ
   らかじめ定められた一部の演算手段に入力するた
   めの、それぞれ一つのグループに対応して設けら
   れた複数の第１の選択手段と、あるグループに対
   応してあらかじめ定められた一部の演算手段の出
   力および他の一部のグループに対応して設けられ
   た一部の演算手段の出力のいずれかをそのグルー
   プ内の任意のレジスタに入力するための、それぞ
   れ一つのグループに対応して設けられた複数の第
   ２の選択手段とよりなり、該制御手段は、プログ
   ラム命令がデータの読み出しに指定する第１のレ
   ジスタの出力が、そのレジスタが属するグループ
   に対応する演算手段に供給されるように、そのグ
   ループに対応して設けられた第１の選択手段を制
   御し、その命令がその演算手段の出力の書き込み
   に指定する第２のレジスタにその出力が供給され
   るように、その第２のレジスタが属するグループ
   に対応して設けられた第２の選択手段を制御する
   手段よりなるデータ処理装置。 ２ データ記憶手段を更に有し、該複数の第１の
   選択手段の少なくとも一部が、対応するレジスタ
   グループ内の任意のレジスタの出力を、対応する
   該一部の演算手段および該データ記憶手段のいず
   れかに選択的に入力する手段であり、 該複数の第２の手段の少なくとも一部が、対応
   するグループ内の任意のレジスタに、対応する該
   少なくとも一つの演算手段および該データ記憶手
   段のいずれかからの出力を選択的に入力する手段
   である第１項のデータ処理装置。 ３ 該複数の第１の選択手段の内、該一部の第１
   の選択手段のみが該データ記憶手段に対する該選
   択的入力動作を行う手段である第２項のデータ処
   理装置。 ４ 該複数の第１の選択手段の内、該一部の第２
   の選択手段のみが該データ記憶手段からの出力に
   対する選択入力動作を行う手段である第２項のデ
   ータ処理装置。 ５ 該複数の第１の選択手段のすべてが該データ
   記憶手段に対する選択的入力を行う手段である第
   ２項のデータ処理装置。 ６ 該複数の第２の選択手段のすべてが該データ
   記憶手段の出力に対する選択的入力動作を行う手
   段である第２項のデータ処理装置。 ７ 該グループ内のレジスタ数がグループによら
   ず同一であり、該複数の第１の手段の出力信号線
   数は同一である第１項又は第２項のデータ処理装
   置。 ８ 該グループ内のレジスタ数がグループによら
   ず同一であり、該複数の第２の手段の入力信号線
   数は同一である第１項又は第２項又は第７項のデ
   ータ処理装置。 ９ 該レジスタの各々は、ベクトルの複数要素を
   記憶するベクトルレジスタであり、該演算手段の
   各々は、パイプライン的に演算を次々と実行する
   パイプライン演算手段である第１項から第８項の
   いずれか一つのデータ処理装置。 １０ 該グループの数は２である第１項のデータ
   処理装置。 １１ 該グループの数は２より大きい第１項のデ
   ータ処理装置。 １２ 該グループの数は２である第２項のデータ
   処理装置。 １３ 該グループの数は２より大きい第２項のデ
   ータ処理装置。 １４ 該グループの数は２より大きい第３項又は
   第４項のデータ処理装置。 １５ 該グループの数は２である第５項のデータ
   処理装置。 １６ 該グループの数は２である第６項のデータ
   処理装置。