JPH04324563A - デジタルｉｃおよびそれに使用するシリアル通信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、微妙なタイミング調
整の要求に応えるデジタルＩＣおよびそれに使用するシ
リアル通信回路に関するものである。

【０００２】

【従来の技術】従来のデジタルＩＣでは、ＩＣの外部に
ディレイラインを付けたり、あるいは回路を動作させな
がら信号遅延時間を変化させることのできる素子をレー
ザで加工したりすることにより、信号遅延時間の調整が
行われていた。また、ＩＣ内部の回路技術で信号遅延時
間をある範囲で一定にすることも行われていた。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
の方法によれば、製品完成後に信号遅延時間を変化させ
ようとしても多くの部品を取り付けなければならないた
め、製品完成後に信号遅延時間を変更しなければならな
い場合に容易に対応することができない。また、レーザ
等の加工を行う場合には加工コストが高くなる。

【０００４】この発明の目的は、任意の信号遅延時間を
容易に設定できるデジタルＩＣおよびそれに使用するシ
リアル通信回路を提供することである。

【０００５】

【課題を解決するための手段】請求項１記載のデジタル
ＩＣは、シリアル通信により転送されたデータまたはパ
ラレルデータを記憶する遅延量記憶部と、この遅延量記
憶部で記憶したデータにより信号伝搬遅延量を設定する
遅延回路とからなる信号遅延時間調整回路を内蔵したこ
とを特徴とする。

【０００６】請求項２記載のシリアル通信回路は、請求
項１記載のデジタルＩＣに使用し、入力されるシリアル
クロックおよびシリアルデータのパターンの反復回数を
計数し、反復回数が一定回数以上になった後にデータの
受信または送信を開始するようにしている。

【０００７】

【作用】請求項１記載のデジタルＩＣによれば、信号遅
延時間調整回路を内蔵したことにより、任意の信号遅延
時間を容易に設定することができる。また、請求項２記
載のシリアル通信回路を使用することにより、データの
受信または送信の開始を指定できる。

【０００８】

【実施例】

〔第１の実施例〕この発明の第１の実施例について、図
面を参照しながら説明する。図１はこの発明の第１の実
施例におけるデジタルＩＣの信号遅延時間調整回路のブ
ロック図である。図１において、１はシリアル通信の送
受信を行うシリアル通信回路、２は遅延量記憶部、３は
遅延量記憶部２のデータに応じて信号遅延時間が定まる
遅延回路である。

【０００９】受信を行う場合は、シリアル通信回路１で
受信したデータが遅延量記憶部２に記憶される。また、
送信を行う場合は、遅延量記憶部２のデータが順次送出
される。以下、図１の回路についてさらに詳しく説明す
る。図２は遅延回路３の構成例である。

【００１０】配線されたラインに容量４をもたせ、Ｄ／
Ａコンバータ等の可変電流源５により遅延回路３の出力
電流を変化させて、信号波形の変化速度を変えることに
より信号遅延時間を変えることができる。なお、可変電
流源５は遅延量記憶部２からの遅延量データＤｔにより
決まる。６は次段入力部である。図３はシリアル通信回
路１および遅延量記憶部２のブロック図である。

【００１１】シフトレジスタおよびシリアル通信制御回
路７（以下「レジスタ・制御回路７」という）はシリア
ル通信の送受信を行う。受信の場合、シリアルデータＳ
Ｄの受信完了後にスイッチ８をオンにしてＥＥＰＲＯＭ
セル９の内容を書き換える。送信の場合、スイッチ８を
オンにしてレジスタ・制御回路７内のシフトレジスタに
データを転送し、そのデータをシリアルクロックＳＣに
同期させて送信する。

【００１２】ＥＥＰＲＯＭセル９は、バッファ１１を通
じて遅延回路３に接続されており、図２の可変電流源５
へ遅延量データＤｔを与えている。また、ＥＥＰＲＯＭ
セル１２は、一度スイッチ８をオンに設定するとそれ以
後のシリアル通信を受け付けなくするためのものである
。以上のようにこの実施例によれば、小規模な回路で任
意の信号遅延時間を設定することが可能であり、デジタ
ルＩＣ製造段階での信号遅延時間の調整や、デジタルＩ
Ｃのユーザ側での自由な信号遅延時間の調整や設定が可
能となる。

【００１３】なお、遅延量記憶部２のＥＥＰＲＯＭセル
９，１２を他の不揮発性メモリセルにおきかえたり、レ
ジスタ・制御回路７内のシフトレジスタの入力側から一
番遠いレジスタ出力を端子として出すことにより、シリ
アル通信のカスケード接続することもできる。また、シ
リアル通信を行わない場合すなわちシリアル通信回路１
を使用しない場合で、単にパラレルデータを遅延量記憶
部２のＥＥＰＲＯＭに接続できるときは、そのようにか
えることもできる。

【００１４】〔第２の実施例〕上記第１の実施例では、
シリアル通信回路１として、シリアル通信の開始および
終了の判定や送信および受信の指定ができる回路を用い
ている。これは、従来のシリアル通信回路では、シリア
ルクロックやシリアルデータが不定な場合に、誤ってシ
リアルデータが受信され、遅延量記憶部２のデータが破
壊される可能性があるためである。

【００１５】以下、この発明の第２の実施例として、第
１の実施例において使用するシリアル通信回路について
説明する。図４はシリアル通信回路のブロック図である
。このシリアル通信回路は、シリアルクロックＳＣとシ
リアルデータＳＤのパターンをパターン判定部１３で認
識し、認識されたパターンの反復回数を反復パターン計
数部１４にて計数する。この計数した反復回数を計数判
定部１６において、ある一定数と比較判定する。そして
その結果とパターン判定部１３からの情報とシフトレジ
スタ１８からの情報とを受けてゲートコントロール部１
９では、シフトレジスタ１８に加えられるクロック信号
を制御するゲート２０のコントロール信号ｉや、シフト
レジスタ１８の出力のシリアルデータへ出力制御を行う
ゲート２１のコントロール信号を発生する。

【００１６】図５はパターン判定部１３の構成例である
。シリアルデータＳＤはシリアルクロックＳＣに同期し
て、シフトレジスタ２２およびシフトレジスタ２３に格
納される。シフトレジスタ２２は、シリアルクロックＳ
Ｃの立ち上がりでラッチされ、シフトレジスタ２３は、
シリアルクロックＳＣの立ち下がりでラッチされる。な
お、ａ１　はシフトレジスタ２２の初段のレジスタ出力
、ｂ１　はシフトレジスタ２２の次段のレジスタ出力、
ａ２　はシフトレジスタ２３の初段のレジスタ出力、ｂ
２　はシフトレジスタ２３の次段のレジスタ出力である
。

【００１７】シフトレジスタ２２の初段のレジスタ出力
ａ１　とシフトレジスタ２３の初段のレジスタ出力ａ２
　とが異なり、かつ、レジスタ出力ａ１　が“１”のと
きに、ワンショットパルストリガｄ１　は“１”になる
。同様に、シフトレジスタ２２の初段のレジスタ出力ａ
１とシフトレジスタ２３の初段のレジスタ出力ａ２　と
が異なり、かつ、レジスタ出力ａ２　が“１”のときに
、ワンショットパルストリガｄ２　は“１”になる。

【００１８】また、シフトレジスタ２２の初段のレジス
タ出力ａ１　と次段のレジスタ出力ｂ１　とが異なると
きは、計数クリア信号ｃ１　が“１”となる。同様に、
シフトレジスタ２３の初段のレジスタ出力ａ２　と次段
のレジスタ出力ｂ２　とが異なるときは、計数クリア信
号ｃ２　が“１”となる。図６は反復パターン計数部１
４のアナログ回路による構成例である。

【００１９】アナログスイッチ３２は計数クリア信号ｃ
１　（ｃ２）によりコントロールされる。計数クリア信
号ｃ１　（ｃ２　）が“１”のときにアナログスイッチ
３２がオンし、瞬時にコンデンサ３３の電荷を放出する
。また、ワンショットパルス発生回路３４にはワンショ
ットパルストリガｄ１　（ｄ２　）が接続されている。 ワンショットパルストリガｄ１　（ｄ２　）が“１”に
なると、ワンショットパルスを発生し、スイッチ３５が
オンし、オペアンプ３６とコンデンサ３３とバイアス電
源３７とから構成される積分器に電荷をチャージし、オ
ペアンプ３６の出力電圧が大きくなる。ワンショットパ
ルスを発生する条件になるようにシリアルクロックＳＣ
およびシリアルデータＳＤが入力されている間は、オペ
アンプ３６の出力電圧は増大し、図５のシフトレジスタ
２２の初段のレジスタ出力ａ１　と次段のレジスタ出力
ｂ１　とが異なるようなシリアルデータＳＤの入力があ
った場合、オペアンプ３６の出力電圧は初期値にもどる
。

【００２０】オペアンプ３６の出力はコンパレータ３７
に入力され、オペアンプ３６の出力が一定電圧以上にな
るとコンパレータ３７の出力である判定信号ｇが“１”
になる。すなわち、シリアルデータＳＤおよびシリアル
クロックＳＣのパターンの反復回数が一定回数以上入力
されることにより、コンパレータ３７の出力である判定
信号ｇが“１”になる。また、シリアルデータＳＤおよ
びシリアルクロックＳＣのパターンの反復回数が一定回
数以上連続して入力されない場合、コンパレータ３７の
出力である判定信号ｇは“０”になる。

【００２１】図７はゲートコントロール部１９内にある
ゲート２０のコントロール信号ｉの生成回路の構成例で
ある。反復パターン計数部１４のコンパレータ３７から
の判定信号ｇが“０”であるときは、Ｄフリップフロッ
プ３９はリセットされ、その出力であるコントロール信
号ｉは“０”になる。

【００２２】シリアルデータＳＤおよびシリアルクロッ
クＳＣのパターンの反復回数が一定回数以上になれば、
判定信号ｇが“１”となり、Ｄフリップフロップ３９の
リセットが解除される。その後、図５のシフトレジスタ
２２の初段のレジスタ出力ａ１　とシフトレジスタ２３
の初段のレジスタ出力ａ２　とがともに“１”のとき、
スタート信号ｅが“１”となり、Ｄフリップフロップ３
９の出力であるコントロール信号ｉは“１”になる。こ
のコントロール信号ｉは図４のゲート２０に入力され、
コントロール信号ｉが“１”の間、シフトレジスタ１８
にデータが格納されていく。

【００２３】信号ｆは、図５に示すようにシフトレジス
タ２３の初段のレジスタ出力ａ２　であり、シリアルク
ロックＳＣの立ち下がりでシリアルデータＳＤが“１”
のときに“１”になる。このシリアル通信では、シリア
ル通信開始後、通常シリアルクロックＳＣの立ち下がり
でシリアルデータＳＤが“０”であり、信号ｆは“０”
であるが、信号ｆが“１”になることにより、シリアル
データＳＤの１語分の受信が終わったことを示す。

【００２４】また、信号ｈは、図４のシフトレジスタ１
８のレジスタ出力の１つである。信号ｆ，ｈおよびコン
トロール信号ｉが“１”に設定された場合、Ｄフリップ
フロップ３９はリセットされ、シリアル通信を初期化す
ることができる。これは、受信の場合にのみ有効であり
、送信の場合にも初期化する必要がある場合は、シリア
ルクロックＳＣをカウントする回路を設けて、シリアル
送信開始後、シリアルクロックＳＣが一定数入力後にＤ
フリップフロップ３９をリセットするようにすればよい
。

【００２５】この第２の実施例では受信の場合を主に説
明したが、シリアルデータＳＤとシリアルクロックＳＣ
の反復するパターンを変えるだけでシリアル送信の開始
を行うことができる。

【００２６】

【発明の効果】請求項１記載のデジタルＩＣは、信号遅
延時間調整回路を内蔵したことにより、任意の信号遅延
時間を容易に設定することが可能であり、デジタルＩＣ
製造段階での信号遅延時間の調整や、デジタルＩＣのユ
ーザ側での自由な信号遅延時間の調整や設定が可能とな
る。

【００２７】また、請求項２記載のシリアル通信回路を
使用することにより、データの受信または送信の開始を
指定でき、誤った受信によるデジタルＩＣ内部のデータ
破壊を防ぐことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例におけるデジタルＩＣ
の信号遅延時間調整回路のブロック図である。

【図２】同実施例における遅延回路の構成図である。

【図３】同実施例におけるシリアル通信回路および遅延
量記憶部のブロック図である。

【図４】この発明の第２の実施例のシリアル通信回路の
ブロック図である。

【図５】同実施例におけるパターン判定部の構成図であ
る。

【図６】同実施例における反復パターン計数部の構成図
である。

【図７】同実施例におけるゲートコントロール部の部分
回路図である。

【符号の説明】

１　　　　シリアル通信回路 ２　　　　遅延量記憶部 ３　　　　遅延回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　シリアル通信により転送されたデータ
   またはパラレルデータを記憶する遅延量記憶部と、この
   遅延量記憶部で記憶したデータにより信号伝搬遅延量を
   設定する遅延回路とからなる信号遅延時間調整回路を内
   蔵したことを特徴とするデジタルＩＣ。
2. 【請求項２】　　入力されるシリアルクロックおよびシ
   リアルデータのパターンの反復回数を計数し、前記反復
   回数が一定回数以上になった後にデータの受信または送
   信を開始する請求項１記載のデジタルＩＣに使用するシ
   リアル通信回路。